システムLSI（SoC: System on a Chip）は、約3年ごとに0.7倍のペースで微細化が進んでいます。この微細化のトレンドのことは、スケーリング則やムーアの法則、またはデナードの法則とも呼ばれています。
スケーリング則では0.7倍のスケールダウンにより単位面積あたりの集積密度が2倍になり、同一電圧で1.7倍高速化し、消費電力が半分になる性能向上が図られます。スケーリング則と素子構造および回路パラメータとの関係について、詳しくは下図を参照してください。
下図でKはスケーリング係数(<1)であり、約3年でｘ0.7 です。
次は、LSI低電圧化の流れについて説明します。
昨今はチャージリサイクリングによる低消費電力化の研究が活発です。その１つを今日はお話します。
以前の記事で解説した数式を１つ思い出していただきたいのですが、CMOSLSIの消費電力の算出で、Ｐｃは(1)「Ｃ・Ｖｉ・Ｖｅ・ｆ」もしくは(2)「Ｃ・Ｖｅ2・ｆ」で表されます、と申し上げました。このうちＶｉを、「チャージリサイクリング」と呼ばれる低消費電力化を図る技術についてご紹介します。
ブログをご覧の皆様には基本的レベルの事ですが、重要なのであえて申し上げますと、ＬＳＩの内部ノードは、演算動作に応じてＶｅと０の間を遷移します。内部ノードを、０→Ｖｅにする時は電源から所定のノードへ電荷を供給し、Ｖｅ→０にする時はノードの電荷をＧＮＤへ引き抜いています。
演算動作中、演算を実施しているノードと、これから演算を開始するノードがＬＳＩ内で同時に存在します。すなわち“Ｖｅ”へ充電したいノードと“０”へ放電したいノードが混在する。ということが頻発します。この状態でノード毎に充放電すれば、当たり前ですが消費電力量は増えますね。
チャージリサイクリングとは、あるノードをＶｅ→０にする時、その電荷をすべてＧＮＤへ捨てるのはもったいないので、電荷の一部を０→Ｖｅにしたい別ノードへ渡して再利用する技術なのです。
なんとも賢い方法ですね。原理図を示します。
メカニズムを簡単に説明します。
ノード[A]、[B]を各々Ｖｅ→０、０→Ｖｅにする場合、ｔ１のタイミングでＳ１をＯＮさせ電荷分配によってノード[A]および[B]をＶｅ／２にします。次いでｔ２のタイミングでＳ２（ＧＮＤ側スイッチ）、Ｓ３（電源側スイッチ）をＯＮし、ノード[A]、[B]を各々目標のＶｅ／２→０、Ｖｅ／２→Ｖｅにします。この過程において、ノード[A]の放電する電荷の１／２はノード[B]を充電するために再利用されている。このチャージリサイクリング技術によって、消費電力を１／２に低減する事ができるわけです。
さらに、図17にこの技術を強誘電体メモリ(FeRAM)へと応用した事例を示します。従来強誘電体メモリは、セルプレート線に容量値の大きい強誘電体メモリセルが接続されており、その充放電時の消費電力が大きな問題でした。
メモリアクセスによってセルプレート選択線ＣＰ１＝“１”（選択）からＣＰ２＝“１”へ切り換えるとき、まず、電荷回収用容量線ＣＰ０とＣＰ１をＳW１によってＯＮさせ、ＣＰ１とＣＰ０とを電荷分配させる。この時、ＣＰ１の電荷の一部がＣＰ０へと転送されます。次にＣＰ０とＣＰ２をＳW２によってＯＮさせると、ＣＰ０の電荷の一部がＣＰ２へ転送されます。
すなわち、放電すべきＣＰ１の電荷の一部が、スイッチドキャパシタ動作によってＣＰ１→ＣＰ０→ＣＰ２のパスで、充電すべきＣＰ２で再利用することができるのですね。この時 ＣＰｎ／ＣＰ０値を最適化すれば、およそ５０％近い電荷再利用効率を得る事ができた、という事例になります。
ポイントは、ＣＭＯＳＬＳＩで使われる電力のほとんどが「容量の充放電」で費やされている事実です。ですから、チャージリサイクリングのような「容量の充放電」をコントロールする技術は低消費電力化において重要な技術です。言い換えるなら、LSI回路設計における低消費電力化とは「ある大きな容量のノードを放電する時、その電荷をどこか他のノードに利用できないか？」が本質といっても過言ではありません。（その解決策を考えるのがLSI技術者の面白いところでもありますね）
さて、システムLSIの低消費電力化技術についてはひとまず終え、次はDVFSについてご紹介できればと思います。
今日はアルゴリズムの工夫による低消費電力化についてです。
動画処理の世界では、動画をフレームで記録する際に、データ線の遷移確率を減らすデータ表現等が次々に発表されていきました。今日は私が以前映像録画機器で用いた事例として「符号付き絶対値表現」を用いた低消費電力化手法を紹介いたします。
記録中の映像フレームで、絵の一部が動いたか、そうではないか、をLSIで検出処理する場合、現在のフレームと１フレーム前とのビデオ信号の差を判別する処理が必要となります。15図で示した通り、この時必要なフレーム差分データは、一般に大きな容量ノードであるバスラインあるいはチップ外へ出力されることが多いので、消費電力が大きくなりがちです。またビデオ信号はフレーム間の相関が大きく、差分処理の出力が、「少し大きい」あるいは「少し小さい」値となる場合が多いです。
デジタルデータで処理する場合、通常「２の補数」で表現します。図１５にも示しましたが、１サンプルごとにＭＳＢからＬＳＢまで表現する場合、ほとんどのビットが赤数字で示したようにデータ遷移してしまいます。このビットのデータ遷移＝電力消費の発生ですから、大きな電力消費をしていることになります。
これに対し図１５の中央のように「符号付き絶対値表現」を用いますと、この仕組みでは専用の符号ビットを持たせていますので、符号ビット自身は頻繁にデータ遷移しますが、一方で絶対値データ値のビット（ＬＳＢ近傍を除く）はほとんどデータ遷移しません。データ遷移がなければ電力消費しないので、「符号付き絶対値表現」を用いると、データバスやＬＳＩチップ間配線の様な（消費電力が大きくなる）大容量ノードでのデータ遷移の確率を減らすので、十分な低消費電力化が見込めます。
この方法によって、世の中のビデオカメラの画像信号のフレーム間処理や、水平走査線間処理等の相関の大きな信号処理の低消費電力化に成功するなど、家庭録画機器の低消費電力化と性能アップに特に有効な手法となりました。
次はチャージリサイクリングによる低消費電力化について、ご紹介します。
今日は、アーキテクチャの工夫による低消費電力化の方法です。
アーキテクチャの工夫による低消費電力化の方法として、並列処理、パイプライン処理が従来よりある処理技術として有名です。
そのうちの１つ、並列処理の概略図を（図14）に示します。例えば、ある演算器を２つ並列に配置します。この配置ですと演算機１つの場合と比較して、同一スループットに対して演算サイクルタイムを２倍に広げる事ができます。という事は動作周波数を１／２に下げられるので、電源電圧Ｖｅを約1/3にする低消費電力化が図れることになります。
ただしデメリットもあります。並列２系統の回路が必要ですから、当然ながらチップ面積が大きくなりますので、システムＬＳＩのコスト（またはチップサイズ）と消費電力とはトレードオフの関係になりますので、並列処理はとにかく低消費電力を重視する製品向けのＬＳＩに適した方式であると言えます。
この記事では、システムLSIの低消費電力化技術の１つとして、一世を風靡した８ミリビデオ・カムコーダ用に開発したDRAM混載SoCについてお話します。
使ったご経験がある方おられると思いますが、個人がテープに録画記録するビデオカメラで、運動会で活躍するお子さんをこぞって撮影するお父さんたち、旅行先で動画撮影のために持ち歩く旅行スタイルなど、当時の生活の楽しみ方を根本から変える画期的製品でした。持ち歩いて長時間撮影したいと、より軽量かつ小型なカムコーダを市場から求められましたので、それを実現するための技術開発が行われました。
画像処理を中心としたマルチメディア信号処理では、大容量メモリ（フレームメモリ）とロジックとの信号のやりとりが特に頻繁になります。
カムコーダでは画像処理のために、「ノイズ・リデューサ＋タイム・ベース・コレクタ」略してＮＲ＋ＴＢＣシステム（図12）を用いていました。入力であるVTR(録画映像)のＰＢ信号は、録画テープを回転させるドラムの回転ムラ等に起因した時間的な「ゆらぎ」、Δfジッターを持っています。映像をきれいに残すためにはＳＮ比の向上を図るＮＲが重要で、これを実現する為に「ジッターを持った」１フレーム前の信号との相関を利用します。これがＮＲ＋ＴＢＣシステムです。
１フレーム前の相関を利用するためにはフレームメモリからＴＢＣされたジッターの無い信号を出力する必要があります。しかし、各々８ビットのビデオ・データともなると、ＮＲ＋ＴＢＣの処理だけでも、メモリとロジックとで、２４本のデータラインが１３．５MHｚのサンプリング・レートで結ばれることになり、消費電力が高くなってしまいます。
当時はフレームメモリ（DRAM）とロジックとは別チップであり、その場合ピン間容量が大きく、消費電力の点で、携帯用機器としては大きな問題でした。通常ＬＳＩのブロック内、ブロック間、チップ間の配線部分の容量比率は、おおよそ１：１０：１００（図13）であり、ここまでのピン間容量比率であればもう信号処理ロジックとフレームメモリとを同一チップに入れる方が、消費電力的に圧倒的に有利です。そういう経緯から、ロジックとＤＲＡＭを混載した「システム・オン・チップ」(SoC)の新規技術開発およびその実現プロセスが必要となったのです。
今回はDRAM混載による消費電力削減の重要性について、お伝えしました。その後ビデオ撮影のできる製品は携帯電話、スマホな高解像度で撮影できる製品は増えましたが、これから先の画像処理においても、さらなる高解像度化への要求は続くはずです。特に画像圧縮／伸長、画像認識、３次元グラフィックス等が主役となるマルチメディア信号処理では、今後もメモリ中心の処理が避けられないはずです。こうしたことからも、ＤＲＡＭプロセスをコアとしたＤＲＡＭ・ＡＳＩＣ混載プロセス技術が今後重要になるのではないかと想定しています。
次は、低消費電力化を実現するアーキテクチャの工夫について、書きたいと思います。
こんにちは。今日はDRAM,SRAM, フラッシュメモリなどの低消費電力化についてお伝えします。
ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等のメモリでは、ワード線およびビット線分割によるアレー分割によって、その空間的活性化領域を低減し、低消費電力化を図っています。携帯機器等に使用されるプロセッサでは、プロセッサを構成する各機能ブロックへのクロックの供給を必要に応じて断続的にコントロールするパワーマネジメントによって低消費電力化を図っています。こうした活性化領域の最小化技術について説明します。
ワード線分割の原理を図９※に示します。ワード線を分割してＮ個のサブアレーに分ける事により、１本のワード線に接続されるセル数を１／Ｎに減らします。１個のサブアレーのみが活性化されるので、低消費電力化が図れます。
※原理を示したもので、現在実践されるワード線分割は多様化しています。
フラッシュメモリのプログラム動作時の様に高電圧パルスが必要な場合は、上図の副ローデコーダに増幅器の役割も担わせて、高電圧系の活性化領域を減らし低消費電力化を図る事もできる。ビット線についても同様に階層化する事により、同様の効果が得られます。
選択的ビット線プリチャージは、ＡＳＩＣにおけるＲＡＭやＲＯＭ等で用いられている技術で、その原理を図10に示します。
本方式のコンセプトは読み出し動作において選択されたビット線のみプリチャージして、低消費電力化を図る事です。プリチャージはカラムスイッチを介してセンスアンプ側から行います。読み出し動作で選択されていないビット線は、カラムスイッチが閉じているため、プリチャージされず、活性化領域の最小化＝低消費電力化が図れます。
以前に画像処理に使うＭＰＥＧ２ビデオコーデックＬＳＩを開発したことがありますが、従来版ではLSIの全消費電力の２／３をデュアルポートＲＡＭが占めていたのですが、この選択的ビット線プリチャージ方式を用いる事によって、ＲＡＭの消費電力を１／３以下にする事に成功し、６００ｍＷという低消費電力のＭＰＥＧ２ビデオコーデックチップを実現したことがあります。
現在のＭＰＵやＤＳＰでは、そのメインバスがチップ全体に及んでおり、より大きな容量値を持っていることが多いです。こうしたチップではＤＣＴやディジタル・フィルタ等の処理を行う時、積和演算がくり返し行われますが、この積和演算はＡＬＵ及び乗算器とレジスタとのデータのやりとりが頻繁で、しかもそれをメインバスを介して行うため、大きな容量ノードであるメインバスの活性化率が上がってしまい、消費電力的に問題となっておりました。その解決策であるバス分割を図11に示します。
バス分割では、あたかも得意な機能の異なる右脳と左脳を脳梁で分けるように、積和演算を行うアクセスが頻繁な「演算系」とアクセス頻度が高くない「周辺系」とを分割する事によって低消費電力化が図られています。
次に、DRAM混載SOCについて事例を折り混ぜながら解説していこうと思います。
こんにちは。今日はCMOS LSIの性能を上げつつ低消費電力化を実現する技術の１つをご紹介します。
前の記事「CMOS LSIの消費電力と動作周波数」をご覧になる方はこちら
低電源電圧領域におけるＣＭＯＳ ＬＳＩの高速動作の最大のポイントはＶｔｈです。Ｖｔｈを低くできれば高速化を図れるはずですが、実際はサブスレッシュホールド・リーク電流という別の問題によって効果は制限されてしまいます。一般にＳｉ－ＭＯＳでは、Ｖｔｈを０.１Ｖ下げると、そのＯＦＦ時のリーク電流が１桁増えます。Ｖｔｈを下げられる限界はプロセス製造ばらつきを考慮すると０.３～０.４Ｖです。
ところが近年、論理回路のＶｔｈを０.１～０.２Ｖのレベルまで下げて回路の高速化を図り、低電圧化により増大するリーク電流を回路的工夫によって解決する 技術が開発されました。それぞれ 「 ＭＴ－ＣＭＯＳ （Multi－Threshold CMOS）」 「 ダイナミック・ウェル・バイアス法」と呼ばれます。
ＭＴ－ＣＭＯＳの原理図を図７に示します。
０.１～０.２Ｖレベルの低しきい値（Ｌ－Ｖｔｈ）ＭＯＳで構成されたＬＳＩ論理回路を機能に応じていくつかの回路ブロックに分け、各ブロックとＬＳＩ電源との間に、０.４～０.５Ｖレベルの標準しきい値ＭＯＳ（H－Ｖｔｈ）の電源スイッチを挿入します。
ＭＴ－ＣＭＯＳでは、パワーマネジメントによって動作ブロックと非動作ブロックに制御され、動作ブロック【青】の（Ｈ－Ｖｔｈ）ＭＯＳスイッチのみＯＮさせます。動作ブロック【青】の論理回路は（Ｌ－Ｖｔｈ）ＭＯＳで構成されており、低電圧にもかかわらず高速動作します。一方、非動作ブロック【赤】の（Ｌ－Ｖｔｈ）ＭＯＳで構成される論理回路には、サブスレッシュホールド・リーク電流が流れるものの、（Ｈ－Ｖｔｈ）ＭＯＳスイッチによって遮断され、悪影響を抑え込みます。
動作ブロック【青】の論理回路のサブスレッシュホールド・リーク電流は依然存在するのですが、信号処理に応じてノードを充放電する動作電流に比べて小さいので無視できます。加えて、動作ブロックの電源スイッチによる電圧ドロップ（IRドロップ）についても、各ブロックのサブ電源ラインが持つ大きなノード容量による低域フィルタ的な働きにより抑圧され、ほとんど問題とならないです。
このＭＴ－ＣＭＯＳ技術は、90nｍ以降の先端プロセスを待たずに、１Ｖレベルの低電源電圧における高速動作を実現する有力な手段となりました。
ダイナミック・ウェル・バイアス法は、ＬＳＩ論理回路を低しきい値（Ｌ－Ｖｔｈ）ＭＯＳを用いて構成し、回路の高速化を図る方法です。ＭＴ－ＣＭＯＳと同様、非動作（スタンバイ）時における（Ｌ－Ｖｔｈ）ＭＯＳを介したサブスレッシュホールド・リーク電流が問題となるのですが、これを、ソースーウェル間を深くバイアスする事によりＶｔｈの値を大きくしてリーク電流を抑圧するのが、ダイナミック・ウェル・バイアス法のコンセプトです。この原理図を図８に示しました。
ＬＳＩを機能に応じていくつかのブロックに分け、各ブロックごとのウェル・バイアスを動作ブロックについては浅く（Ｖｔｈ→小）して動作を高速化し、待機ブロックは深く（Ｖｔｈ→大）してリークを押さえる。ＭＴ－ＣＭＯＳとは違うVthのコントロール技術で、サブスレッシュホールド・リーク電流を抑圧しつつ低電源電圧高速動作を実現できる。
冒頭でＶｔｈの制御では、プロセス製造ばらつきの考慮が必要と申し上げましたが、１Ｖレベルの低電源電圧動作時では、プロセス上のばらつきが動作周波数に与える影響が大きく、Ｖｔｈが高い方向へ大きくバラツクと最大動作周波数が極端に低下してしまいます。ダイナミック・ウェル・バイアス法では、動作ブロックにおいて、ウェル・バイアスをＶｔｈのバラツキに適応してコントロールすれば、安定した所望のＶｔｈが得られ、低電源電圧高速動作を実現する事ができます。確立後しばらくこの方法はプロセス、温度、電源電圧等の変動において有力な手段でありました。
次は、活性化領域を最小化して省電力化を狙った技術をご紹介します。
CMOS LSIについての３回目です。
今日はLSIのデザインルール微細化に伴う低電源電圧化についてお話します。
ＣＭＯＳＬＳＩの低消費電力化のためには、電源電圧Ｖｅの低減が最も有効であることは、前回記事でもお話した通りですが、最大動作周波数ＦｍａｘがＶｅに依存しているので、最大周波数も低下してしまうという問題がございます。これはどう解決したらよいのでしょうか。
ＣＭＯＳプロセスは、３年（１世代）でデザイン・ルール“Ｌ”が０.７倍にスケールダウンされるので、前回お示しした(7)式の分母のＬ1.5が小さくなります。
これは図４のＶｅ－Ｆｍａｘ特性の勾配が大きくなる事を意味し、同一電源電圧であれば３年で約１.７倍の高速化を図れることになります。
別の言い方をすれば、ある周波数Ｆｘを動作させる電源電圧は３年で２／３にできる（図５）。さらにスケールダウン則に伴う容量低減も考慮すると消費電力は３年で１／３にする事ができる。
すなわち、デザイン・ルール“Ｌ”の微細化に伴い、キャリアの移動度の速度飽和現象およびホットキャリア耐性の問題が発生し、ＭＯＳトランジスタの最高性能を発揮する電圧、いわゆる「最良電圧」は低電圧化していく、という事になります。
低電源電圧動作では、Ｆｍａｘの温度特性に注意する必要があります。(6)式を高温および低温について図示すると図６となります。
高温環境ではキャリア移動度が低下するため、キャリア移動度μは負の温度係数を持っている。また高温環境では印加ゲート電圧に対してウェルにチャネルができ易くなるので、Ｖｔｈは負の温度係数を持っている。
以上からＦｍａｘの温度特性は、「高い電源電圧では低温環境の方が、低い電源電圧では高温環境の方が高速化する逆転現象」が起こります。プロセスによっても依存いたしますが、一般にＶｄｄ＝１～１.５Ｖの間に温度係数ゼロの点が存在するようです。
ＣＭＯＳ・ＬＳＩの設計において、その高速性を維持しながら、低消費電力化を図る事が重要である。ここで、(1)式に示した消費電力の式を再度(8)として示します。
Ｐｃ ＝ Ｃ・Ｖｅ・Ｖｉ・ｆ＋Ｖｅ・Ｉｄｃ ・・・・・（８）
ここでＩｄｃはＤＣ電流成分で、センスアンプの電流源、ダウンコンバータのバイアス電流、低しきい値ＭＯＳトランジスタのサブスレッシュホールド・リーク電流等です。
ＬＳＩの低消費電力化とは、所望の動作をさせながら、(8)式の各項の値をいかに低減するかの技術です。その代表的な技術について、また次の記事でご紹介いたします。
CMOS LSIの続きとなります。
前回の最後に最大動作周波数について式(3)を導きました。
ＭＯＳトランジスタの飽和領域の特性について、ＲｏはＭＯＳトランジスタのダイナミック・オン抵抗（非飽和領域）、Ｇｍは相互コンダクタンスで（飽和領域）で、この２つは下のような関係にあります。
下の図３にＭＯＳトランジスタの飽和領域の特性を示します。
この図３から、Ｇｍ（飽和領域）を求めると、(4)式で表されます。
(3)，(4)式から最大動作周波数Ｆｍａｘは(5)式で表されます。
一般にＣＭＯＳは、フルスイング動作なので、Ｖｇｓ＝Ｖｅと表せます。またＭＯＳトランジスタのデザイン・ルールをＬとすると、スケーリング則により、ｔｏｘ、Ｗ、Ｌｇ、C はほぼＬに比例する。以上から(5)式は(6)式の様に簡略化できます。
更にサブミクロン以下の微細なＭＯＳトランジスタでは、キャリアの速度飽和により近似的にμ ∝√Lの関係にあるので、(7)式の様にも表現できる。
(6)式から電源電圧Ｖｅに対する最大動作周波数Ｆｍａｘの関係を図示すると図４の様になる。
今回は、式の変形を多用しましたが、最大動作周波数Ｆｍａｘが電源電圧Ｖｅと依存関係にあることをお分かりいただけたらうれしいです。
LSI(大規模集積回路)はCPUやメモリ、各種デジタル回路など、幅広いアプリケーションで使用されており、現代のエレクトロクス製品になくてはならない技術です。
LSIに搭載するトランジスタを小さくたくさん並べ集積度をあげるほどLSIの演算性能は上がるのですが、様々な課題が発生します。LSIの動作周波数を上げればトランジスタの処理速度は上がりますが、消費電力も上がります。トランジスタは0と1を電気的に切り替えるスイッチなので、スイッチを動かせば動かすほど当然電力消費が増加します。
CMOS LSIは、こうした課題に対処できるように、低消費電力でありつつ高速応答性がその特徴です。このブログでは、どのようにCMOSの技術特性を活用し、高い応答性能をどのように引き出していったのか、数式や図を使ってご紹介していきたいと思います。
さて、CMOS LSIの中で、電力はどのように供給され、どのように使われるのでしょうか。数式によって導き出してみます。まず始めに、CMOS LSIのPc (消費電流）の求め方式にまとめてみました。これは式（1）のように示すことができます。
次にCMOS LSIのトランジスタで起きている電流の動きについて図１に示しました。
CMOSのMOSとは「MOSトランジスタ（金属酸化膜半導体トランジスタ）」のことで、このMOSトランジスタにはNチャネル型とPチャネル型があります、CMOS LSIはこれらのトランジスタを組み合わせて構成されます。LSI内部ノードおよび外部ピンの容量を充放電する際、この図で「P」と書いているPチャネル型MOS(PMOS)で充電し、「N」と書いているNチャネル型MOS(NMOS)を用いて放電されます。
一般にＣＭＯＳ回路はフルスイング動作なので、Ｖｉ＝Ｖｅとなります。したがって消費電力は式(1）を変形して、式(2）でも表すことができます。
すなわち消費電力Pcは電源電圧Veの２乗に比例するので、電源電圧Ｖｅの低減が低消費電力化に最も有効であることがわかります。
つぎに、最大動作周波数 “Ｆｍａｘ”についてです。
図2でCMOS LSIの内部を簡易的に示してみました。ここで“Ｆｍａｘ”は、図2の”ノード①” をいかに早く充電できるかに等しいので、式(3)で表すことができます。
ここで想定していただきたいことがあります。単に電源電圧Ｖｅを下げると、CMOS LSIの最大動作周波数Fmaxが低下する問題が生じます。CMOS LSIの技術では、低消費電力でありながら高速応答性が保てることが特徴ですから、そのあたりを解決していく術であります。
次回は、電源電圧Ｖｅと最大周波数Ｆｍａｘの依存関係についてもう少し深く説明していきます。