今日は、アーキテクチャの工夫による低消費電力化の方法です。
アーキテクチャの工夫による低消費電力化の方法として、並列処理、パイプライン処理が従来よりある処理技術として有名です。
そのうちの１つ、並列処理の概略図を（図14）に示します。例えば、ある演算器を２つ並列に配置します。この配置ですと演算機１つの場合と比較して、同一スループットに対して演算サイクルタイムを２倍に広げる事ができます。という事は動作周波数を１／２に下げられるので、電源電圧Ｖｅを約1/3にする低消費電力化が図れることになります。
ただしデメリットもあります。並列２系統の回路が必要ですから、当然ながらチップ面積が大きくなりますので、システムＬＳＩのコスト（またはチップサイズ）と消費電力とはトレードオフの関係になりますので、並列処理はとにかく低消費電力を重視する製品向けのＬＳＩに適した方式であると言えます。
この記事では、システムLSIの低消費電力化技術の１つとして、一世を風靡した８ミリビデオ・カムコーダ用に開発したDRAM混載SoCについてお話します。
使ったご経験がある方おられると思いますが、個人がテープに録画記録するビデオカメラで、運動会で活躍するお子さんをこぞって撮影するお父さんたち、旅行先で動画撮影のために持ち歩く旅行スタイルなど、当時の生活の楽しみ方を根本から変える画期的製品でした。持ち歩いて長時間撮影したいと、より軽量かつ小型なカムコーダを市場から求められましたので、それを実現するための技術開発が行われました。
画像処理を中心としたマルチメディア信号処理では、大容量メモリ（フレームメモリ）とロジックとの信号のやりとりが特に頻繁になります。
カムコーダでは画像処理のために、「ノイズ・リデューサ＋タイム・ベース・コレクタ」略してＮＲ＋ＴＢＣシステム（図12）を用いていました。入力であるVTR(録画映像)のＰＢ信号は、録画テープを回転させるドラムの回転ムラ等に起因した時間的な「ゆらぎ」、Δfジッターを持っています。映像をきれいに残すためにはＳＮ比の向上を図るＮＲが重要で、これを実現する為に「ジッターを持った」１フレーム前の信号との相関を利用します。これがＮＲ＋ＴＢＣシステムです。
１フレーム前の相関を利用するためにはフレームメモリからＴＢＣされたジッターの無い信号を出力する必要があります。しかし、各々８ビットのビデオ・データともなると、ＮＲ＋ＴＢＣの処理だけでも、メモリとロジックとで、２４本のデータラインが１３．５MHｚのサンプリング・レートで結ばれることになり、消費電力が高くなってしまいます。
当時はフレームメモリ（DRAM）とロジックとは別チップであり、その場合ピン間容量が大きく、消費電力の点で、携帯用機器としては大きな問題でした。通常ＬＳＩのブロック内、ブロック間、チップ間の配線部分の容量比率は、おおよそ１：１０：１００（図13）であり、ここまでのピン間容量比率であればもう信号処理ロジックとフレームメモリとを同一チップに入れる方が、消費電力的に圧倒的に有利です。そういう経緯から、ロジックとＤＲＡＭを混載した「システム・オン・チップ」(SoC)の新規技術開発およびその実現プロセスが必要となったのです。
今回はDRAM混載による消費電力削減の重要性について、お伝えしました。その後ビデオ撮影のできる製品は携帯電話、スマホな高解像度で撮影できる製品は増えましたが、これから先の画像処理においても、さらなる高解像度化への要求は続くはずです。特に画像圧縮／伸長、画像認識、３次元グラフィックス等が主役となるマルチメディア信号処理では、今後もメモリ中心の処理が避けられないはずです。こうしたことからも、ＤＲＡＭプロセスをコアとしたＤＲＡＭ・ＡＳＩＣ混載プロセス技術が今後重要になるのではないかと想定しています。
次は、低消費電力化を実現するアーキテクチャの工夫について、書きたいと思います。
こんにちは。今日はDRAM,SRAM, フラッシュメモリなどの低消費電力化についてお伝えします。
ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等のメモリでは、ワード線およびビット線分割によるアレー分割によって、その空間的活性化領域を低減し、低消費電力化を図っています。携帯機器等に使用されるプロセッサでは、プロセッサを構成する各機能ブロックへのクロックの供給を必要に応じて断続的にコントロールするパワーマネジメントによって低消費電力化を図っています。こうした活性化領域の最小化技術について説明します。
ワード線分割の原理を図９※に示します。ワード線を分割してＮ個のサブアレーに分ける事により、１本のワード線に接続されるセル数を１／Ｎに減らします。１個のサブアレーのみが活性化されるので、低消費電力化が図れます。
※原理を示したもので、現在実践されるワード線分割は多様化しています。
フラッシュメモリのプログラム動作時の様に高電圧パルスが必要な場合は、上図の副ローデコーダに増幅器の役割も担わせて、高電圧系の活性化領域を減らし低消費電力化を図る事もできる。ビット線についても同様に階層化する事により、同様の効果が得られます。
選択的ビット線プリチャージは、ＡＳＩＣにおけるＲＡＭやＲＯＭ等で用いられている技術で、その原理を図10に示します。
本方式のコンセプトは読み出し動作において選択されたビット線のみプリチャージして、低消費電力化を図る事です。プリチャージはカラムスイッチを介してセンスアンプ側から行います。読み出し動作で選択されていないビット線は、カラムスイッチが閉じているため、プリチャージされず、活性化領域の最小化＝低消費電力化が図れます。
以前に画像処理に使うＭＰＥＧ２ビデオコーデックＬＳＩを開発したことがありますが、従来版ではLSIの全消費電力の２／３をデュアルポートＲＡＭが占めていたのですが、この選択的ビット線プリチャージ方式を用いる事によって、ＲＡＭの消費電力を１／３以下にする事に成功し、６００ｍＷという低消費電力のＭＰＥＧ２ビデオコーデックチップを実現したことがあります。
現在のＭＰＵやＤＳＰでは、そのメインバスがチップ全体に及んでおり、より大きな容量値を持っていることが多いです。こうしたチップではＤＣＴやディジタル・フィルタ等の処理を行う時、積和演算がくり返し行われますが、この積和演算はＡＬＵ及び乗算器とレジスタとのデータのやりとりが頻繁で、しかもそれをメインバスを介して行うため、大きな容量ノードであるメインバスの活性化率が上がってしまい、消費電力的に問題となっておりました。その解決策であるバス分割を図11に示します。
バス分割では、あたかも得意な機能の異なる右脳と左脳を脳梁で分けるように、積和演算を行うアクセスが頻繁な「演算系」とアクセス頻度が高くない「周辺系」とを分割する事によって低消費電力化が図られています。
次に、DRAM混載SOCについて事例を折り混ぜながら解説していこうと思います。