ディー・クルー・テクノロジーズ Blog

bookmark_borderBGR(Band Gap Reference)(5)

前回はとトランジスタのオフセット電圧が引き起こす問題について紹介しました。

今日は、その対策について触れたいと思います。

オフセット電圧のためループが誤った動作点に収束し、BGR電圧が起動できなくなることを防止するためには、スタートアップ回路が必要になります。

図1

スタートアップ回路はBGR電圧(VBGR)を監視していて、電圧が低いと(つまり、起動できていないと)何らかの方法で、ループが誤った動作点に収束しないようにする回路です。

誤った収束点ではBGR電圧は0.5V程度の非常に低い値となります(前回BLOG参照)。ここに収束しないように強制的に電流を流してやり、オフセット電圧を打ち消せるだけの差電圧がVaとVbに発生するようにしてやります。

図 1ではM9とM10で構成するインバータがBGR電圧を監視していて、閾値(M9とM10のL/Wで調整しています)以下の時はインバータ出力電圧Vstが高くなり、M8に電流が流れます。この電流はPchのゲート電圧を下げ、M6の吐き出し電流を増やし、BGR基準部に流れる電流を増やします。

ここまでくれば、後は圧縮アンプが自動的に正しい収束点まで導いてくれます。

きちんとBGR電圧が起動できた後は、強制的に流していた電流は不要となるので、オフさせます。

図 1でM9とM10で構成するインバータの閾値よりBGR電圧が高くなると、インバータ出力電圧Vstが低くなり、M8に流れていた電流がオフします。

図2

スタートアップ回路に依って、前回のBLOGではBGR電圧が起動できなかった、-5mV、-4mV、-3mVもきちんと起動できるようになりました。

スタートアップ回路には、いくつかの別の方法があります。

BGR電圧を直接監視しないで基準部に流れる電流を監視するものや、強制的に電流を流すのではなく、電圧を強制的に動かすものなど色々あるのですが、

  • BGRの起動がきちんと監視できるか
  • 強制的に流す電流は十分か(圧縮アンプに負けないか)
  • 起動後はオフできているか

がスタートアップ回路設計上のポイントと思います。

BGRに関しては今回でひとまず終わりにしたいと思います。

bookmark_borderBGR (Band Gap Reference) (4)

今日はとトランジスタのオフセットが引き起こす問題について紹介したいと思います。

物を作るときには必ず製造上のバラツキが発生します。

(コピーすれば同じものが2つ出来ますが、これはデジタル化しているから同じといえるのであって、この世にまったく同じものはないと思っています)

バラツキは回路の特性を大きく変えますが、差動増幅器で特に気をつけないといけないのは入力段トランジスタに発生する“相対バラツキ”です。

図1

これらの製造上のバラツキは、“モンテカルロ解析”でシミュレーションすることが出来ますが、上の図のようにシミュレーション用に電圧源を追加することで簡易的に確認出来ます。

図 2はオフセット電圧をパラメータにして、電源をゆっくり起動したときの様子です。

図2

オフセット電圧が、-2mVより低いときはきちんとBGR電圧が起動できていません。

CMOSトランジスタのVthには5mV程度のオフセットが普通に発生しますので、このまま作ってしまうと半分近くのデバイスはBGR電圧が起動出来ずに不良となってしまいます。

オフセットがあるとなぜ起動できないかというと・・・

図3

BGRの基準部分にオフセットつけた回路だけのシミュレーションをしてみると分かります。

(オフセットはアンプの入力段のトランジスタに発生するのですが、等価的に基準部にオフセットが発生し、アンプは理想的に出来ているとしたほうが、わかり易いです)

図4

VBGRに電圧を加えたときに各部の特性は上の図の様になっていて、VaaとVbが等しくなる点で収束します。(VaaとVbが等しくなるようにアンプはVBGRを制御します)

VaaとVbの差電圧をプロットすると図 5の様になります。

図5

(オフセット電圧Vofを-5mVから+5mVまで1mV刻みの変化させた結果です)

期待している動作は、横軸が1.2V付近に収束する(差電圧=0となる)わけですが、0.5V付近にも差電圧=0となる収束点があります。Vofが正であれば誤った収束点は発生しないのですが、負の場合に発生します。

こちらに収束してしまうとBGRが起動できない事となってしまいます。

次回は、この誤った収束を起こさないようにするための対策(スタートアップ回路)を紹介したいと思います。

bookmark_borderシステムLSI(SoC) の直面するクライシス

3つの技術クライシス

システムLSI(SoC)に搭載するトランジスタの集積度を上げる(トランジスタを小さくし、たくさん並べる)ほどLSIの演算性能は上がるのですが、同時に「電力」「複雑さ」「配線」の3つの主要な技術的課題に直面します。各クライシスに対する原因、課題、対策について簡単にまとめました。

電力クライシス

電力クライシスとは消費電力と性能のバランスの問題です。システムLSIのトランジスタを集積して動作周波数を上げれば処理能力が上がりますが、同時に消費電力が増加し、バッテリーサイズ、リーク電流の発生、発熱に影響します。逆に動作周波数を落とせば処理能力は低下します。

LSIの微細化に伴って、特にドレインーソース間のリーク電流増加が大きな問題になっています。これに対してFin-FETGAA-FETのような近年の新しいトランジスタ技術はリーク電流減少に寄与します。さらに最近はDVS(Dynamic Voltage Scaling)やDVFS(Dynamic Voltage & Frequency Scaling)といった新しいパワーマネジメント手法を導入することで、動的に電力を管理し、さらに細かく消費電力を最適化することも始まっています。電力クライシスに対処するためには、このように回路、アーキテクチャー、システム、アルゴリズムの工夫が必要となります。

複雑さのクライシス

複雑さのクライシスとは、SoCのトランジスタ数が増加するにつれて、設計の複雑性が増大することです。例えばAppleの A17proは190憶トランジスタを使用し、3nm GAA-FETプロセスを採用しています。これは、100人✖1年の設計工数を必要とするほどの複雑さです。こうした設計の複雑性の増加は、設計時間の増加、コストの増大、およびエラーの可能性の増加を招きます。

複雑さのクライシスに対する対策としては、Cベース(高位合成)やIPベースの設計化です。これらを進めることで、設計プロセスを自動化し、設計効率を向上させることができます。また、ドメイン特化型プラットフォームの構築は、設計資産を効率的に再利用し、開発時間とコストを削減することができます。

配線クライシス

配線クライシスとは、システムLSIの論理回路ブロック同士をつなぐクリティカルパスによる信号遅延のことです。トランジスタの微細化がすすみ、今はシステムLSIの中で非常に多くの論理回路ブロックを置くことができるようになりました。しかし先に論理ブロックを並べてから配線する従来の「P&R(Place & Route)」の設計方法ですと、配線長がどんどん長くなりがちです。特にクリティカルパスが長くなることは致命的で、信号遅延による非効率な回路となってしまいます。

配線クライシスに対する対策として、クリティカルパスについてはP&R設計ではなく先に配線レイアウトを最適化する「R&P(Route & Place)」による設計が最も重要です。加えてSI(Signal Integrity)PI(Power Integrity)に起因するクロストークやIRドロップに対する対策も効果的です。さらに新しい技術としてチップ間の遅延時間を大幅に短縮する3次元積層化技術も有効な手段として期待しています。

最も重要なのは電力クライシス対策

LSIのトランジスタ微細化の大きな流れの中で、私は電力クライシス対策が最も重要なカギと考えていて、技術開発に取り組んでまいりました。そこでまずシステムLSIで私が省電力化に対して取り組んだことをご紹介し、次にこれから特に有望と考えうるアーキテクチャーとして、DVFS, DVS 等について順次ご紹介しようと思っています。