昨今はチャージリサイクリングによる低消費電力化の研究が活発です。その１つを今日はお話します。

チャージリサイクリングでViを下げる

以前の記事で解説した数式を１つ思い出していただきたいのですが、CMOSLSIの消費電力の算出で、Ｐｃは(1)「Ｃ・Ｖｉ・Ｖｅ・ｆ」もしくは(2)「Ｃ・Ｖｅ2・ｆ」で表されます、と申し上げました。このうちＶｉを、「チャージリサイクリング」と呼ばれる低消費電力化を図る技術についてご紹介します。

チャージリサイクリング技術とは？

ブログをご覧の皆様には基本的レベルの事ですが、重要なのであえて申し上げますと、ＬＳＩの内部ノードは、演算動作に応じてＶｅと０の間を遷移します。内部ノードを、０→Ｖｅにする時は電源から所定のノードへ電荷を供給し、Ｖｅ→０にする時はノードの電荷をＧＮＤへ引き抜いています。

演算動作中、演算を実施しているノードと、これから演算を開始するノードがＬＳＩ内で同時に存在します。すなわち“Ｖｅ”へ充電したいノードと“０”へ放電したいノードが混在する。ということが頻発します。この状態でノード毎に充放電すれば、当たり前ですが消費電力量は増えますね。

チャージリサイクリングとは、あるノードをＶｅ→０にする時、その電荷をすべてＧＮＤへ捨てるのはもったいないので、電荷の一部を０→Ｖｅにしたい別ノードへ渡して再利用する技術なのです。

なんとも賢い方法ですね。原理図を示します。

チャージリサイクリングのメカニズム

メカニズムを簡単に説明します。

ノード[A]、[B]を各々Ｖｅ→０、０→Ｖｅにする場合、ｔ１のタイミングでＳ１をＯＮさせ電荷分配によってノード[A]および[B]をＶｅ／２にします。次いでｔ２のタイミングでＳ２（ＧＮＤ側スイッチ）、Ｓ３（電源側スイッチ）をＯＮし、ノード[A]、[B]を各々目標のＶｅ／２→０、Ｖｅ／２→Ｖｅにします。この過程において、ノード[A]の放電する電荷の１／２はノード[B]を充電するために再利用されている。このチャージリサイクリング技術によって、消費電力を１／２に低減する事ができるわけです。

チャージリサイクリング技術の強誘電体メモリ応用例

さらに、図17にこの技術を強誘電体メモリ(FeRAM)へと応用した事例を示します。従来強誘電体メモリは、セルプレート線に容量値の大きい強誘電体メモリセルが接続されており、その充放電時の消費電力が大きな問題でした。

メモリアクセスによってセルプレート選択線ＣＰ１＝“１”（選択）からＣＰ２＝“１”へ切り換えるとき、まず、電荷回収用容量線ＣＰ０とＣＰ１をＳW１によってＯＮさせ、ＣＰ１とＣＰ０とを電荷分配させる。この時、ＣＰ１の電荷の一部がＣＰ０へと転送されます。次にＣＰ０とＣＰ２をＳW２によってＯＮさせると、ＣＰ０の電荷の一部がＣＰ２へ転送されます。
すなわち、放電すべきＣＰ１の電荷の一部が、スイッチドキャパシタ動作によってＣＰ１→ＣＰ０→ＣＰ２のパスで、充電すべきＣＰ２で再利用することができるのですね。この時 ＣＰｎ／ＣＰ０値を最適化すれば、およそ５０％近い電荷再利用効率を得る事ができた、という事例になります。

「容量の充放電」がポイント

ポイントは、ＣＭＯＳＬＳＩで使われる電力のほとんどが「容量の充放電」で費やされている事実です。ですから、チャージリサイクリングのような「容量の充放電」をコントロールする技術は低消費電力化において重要な技術です。言い換えるなら、LSI回路設計における低消費電力化とは「ある大きな容量のノードを放電する時、その電荷をどこか他のノードに利用できないか？」が本質といっても過言ではありません。（その解決策を考えるのがLSI技術者の面白いところでもありますね）

さて、システムLSIの低消費電力化技術についてはひとまず終え、次は高速化技術についてご紹介できればと思います。