前回、DFFにはセットアップ・ホールドタイムがあり、このタイミングでデータとクロックを入力すると、正しく出力されず、メタステーブルという現象が発生することを紹介しました。

【前回の記事】

今回は、セットアップ・ホールドタイムの特徴とメタステーブル対策を紹介したいと思います。

シミュレーションに使ったDFFの回路は、DFF(その4)で使った下記の回路です。

セットアップ・ホールドタイムへの影響

DFFの入力信号の条件として以下の4種類が考えられます。

• CLKの振幅
• CLKのTR/TF
• DATAの振幅
• DATAのTR/TF

これらのセットアップ・ホールドタイムに対する影響を見てみると次のようになります。

DATA入力振幅を変えた場合

CLK入力振幅を変えた場合

DATA入力波形のTR/TFを変えた場合

CLK入力波形のTR/TFを変えた場合

結果

以上の結果から、

• DATA入力振幅が小さくなると、セットアップ・ホールド時間が長くなる
• CLK入力振幅と波形のTr/Tf時間はセットアップ・ホールド時間への影響は少ない
• DATA入力波形のTr/Tf時間が長くなると、セットアップ・ホールド時間が長くなる

事が分かります。要するに、いかに“DATAをきれいにしてDFFに入力する”かが大事と言えます。

シミュレーションでは発生しにくいメタステーブル

ちなみに、セットアップ時間を調べたのは、メタステーブルをシミュレーション発生させるためでした。ところが、実際はメタステーブルはなかなか発生しません。

メタステーブルの発生メカニズム

メタステーブルは、マスターラッチがラッチ出来ず中間電位でウロウロする。また、入力データとは無関係なデータを出力したりする。こうしたことで発生します。（図 7参照）しかし、普通のDFFではなかなか再現できません。

普通のラッチは上図のように正帰還ループを使うため、簡単に中途半端な電圧にとめる事ができません。例えば、インバータI2の入力電圧D1と帰還出力D1XXがピッタリ同じ中間電圧にあったとしても、CLK3が‘H’になってSWが切り替った影響で’H’か‘L’のどちらかに飛んでしまいます。つまり、メタステーブルはめったに発生しない現象なのです。

また、メタステーブルに入って中間電位が出ていたとしても、それは非常に不安定な状態なので何らかの外乱（CLKの立下りなど）で中間電位から脱し、次のCLKでは正常に戻ることがほとんどです。

メタステーブルが問題視される理由と非同期信号への対応策

それでもメタステーブルが問題とされているのは、次の理由からです。

• 予期しない出力が出るので、後段のデジタル回路が誤動作する。
• 中間電位が出力されると、後段のデジタル回路にも貫通電流が流れる。
• シミュレーションで再現できないので、設計で気がつかないことがある。

メタステーブルを防止するには、セットアップ・ホールド時間をきちんと確保した同期設計をする事が一番確実なのです。しかし、リセット回路など非同期の信号を扱う場合は、セットアップ・ホールドなどと言えません。このような非同期の場合は、下記のように対策します。

このように、DFFを一段追加する事で、メタステーブルの影響を後段に伝える事を防止しています。

さすがに2段連続してメタステーブルに入る事は無いだろうという事ですが、確率の問題で絶対無いとはいえません。そこで、回路規模や消費電流に余裕がある場合は更にDFFを追加してより確実にするのが一般的です。

次回は、時間軸と周波数軸を行ったり来たりする”フーリエ変換”について触れたいと思います。

Setsuo Misaizu

今回は、セットアップ・ホールドタイムについて触れたいと思います。

前回の記事はこちらです。

DFFの役目

DFFの役目は、「入力されたデータを意図したタイミングで‘１’or‘０’に判別する」です。（1ビットのA/Dコンバータとも言えます）では、どのタイミングで判別するか？と言うと、“マスターラッチが入力されたデータをラッチするタイミング”で判別が行われます。

CLKの“立上り”や“立下り”と表現することが多いのですが、動作原理からは“マスターラッチ回路がデータをラッチする時に、‘１’、‘０’に判別しています。

‘１’、‘０’に判別することも重要な役目なのですが、DFFの出力データは“意図したタイミング”で出力されることも重要な役目です。

つまり、判別するCLKのエッジを変化させることで、データが変化するのタイミングを変えることができます。

図 1の様にDFFに入力するCLKの位相（エッジのタイミング）を変えることで、出力Qのデータが変化するタイミングを変えることができます。

データ変化のタイミング変化には、制限がある

この仕組みは、入力されたデータの変化するタイミングを、自分の都合の良いタイミングに変更する事に使われ、デジタル電子回路のあらゆるところに使われています。

ではこの機能に制限はないかというと、残念ながら制限があって、それが“セットアップ・ホールドタイム” です。

図 2は、DATA（10交番）とCLKの周波数をわずかにずらしてシミュレーションした結果です。（回路は前回の図4です）

出力Qの様子がおかしい（10交番が出ていない）箇所があります。

この部分を拡大してみると、

ホールドタイムとは何か

上の図は、DATAが変化する直前にCLKのエッジが来るようになった場合を示しています。①と②では正しく動作していますが、③では正常な動作ができていません。

データの変化に対してどのくらい前にCLKエッジがいるかをホールドタイムと言います。

CLKエッジが入力されマスターラッチ回路がデータをラッチする、つまりホールド（つかむ）のに必要な時間です。この時間を確保した後に入力変化させないと、ラッチができずに正しい動作ができなくなってしまいます。

逆に上の図は、DATAの変化直後にCLKのエッジが来るようになった場合を示しています。⑥以降では正しく動作していますが、④では正常な動作ができていません。

セットアップタイムとは何か

データの変化のどのくらい後にCLKエッジがいるかをセットアップタイムと言います。データが変化した後、ラッチの準備が整うまでの時間、つまりセットアップ（準備）の時間です。この時間を待ってやらないと、マスターラッチ回路が十分な準備ができず正しく動作できなくなってしまいます。

セットアップ・ホールドタイムを確保しないとDFFが正しく動作しないので、DFFの出力Qはどうなるか分かりません。上のシミュレーションの様に‘１’や‘０’になってくれれば良いのですが、場合に依っては‘１’‘０’の繰り返しが出力されたり、最悪の場合は、中間電位でとまってしまう場合があります。

厄介な現象「メタステーブル」とは何か

DFF出力に余計な１０交番が混じったり、中間電位で止まってしまうと後段に及ぼす影響は計り知れません。特に中間電位で止まってしまうと後段のデジタル回路に貫通電流が流れ、デバイス自体にダメージを与えかねません。

こう言った現象を“メタステーブル”と言います。

メタステーブルの一番厄介な所は、必ず発生するとは限らないからです。

また、電源電圧や温度、トランジスタのバラツキや入力データ／クロックの波形などにも依存し、回路設計で「メタステーブルの発生を100%防止することは非常に困難」です。

この厄介な現象を確実に防止するには、セットアップ・ホールドタイムをきちんと確保することです。その為には、入力データの変化タイミングとクロックエッジの関係が確定していなくてはなりません。つまり、同期式の回路でなくてはいけない事になります。

しかし、実際には全ての回路を同期式に設計することが出来ず、外部との接続で必ず非同期の部分（例えばリセット回路など）が出てきます。

次回は、このメタステーブルが発生しても、その波及度を最小限にとどめるための回路を紹介したいと思います。

Setsuo Misaizu

前回は、“入力CLKのTr/Tfが遅くなるとDFFは誤動作を起こしてしまうので、Tr/Tfに制限をつける必要がある”ことを紹介しました。今回はもうちょっとこの辺りを掘り下げてみたいと思います。

前回の記事↓

DFFを安定に動作させるには、“前の状態をラッチした後、D1Xが変化する”ようにすれば良いことを前回は説明しました。

• スレーブがデータをラッチするのは、CLK2の立下りが決めています。
• マスターが新しいデータを取り込むのは、CLK3の立下がりが決めています。

つまり、前の状態をラッチした後に、D1Xが変化するようにするには、CLK2の立下りの後にCLK3の立下りが来れば良いことになります。

CLK2/3の立上がりを遅らせてもよいのか

ここで気になるのは、“立下りを遅らせると立上りも遅れるが・・・良いのか?”ということです。

• スレーブラッチが新しいデータを取り込むのは、CLK2の立上がりが決めています。
• マスターラッチがデータをラッチするのは、CLK3の立上がりが決めています。

なので、スレーブが新しいデータを取り込んだ後に、マスターがラッチする事になります。

前回の回路に思いっきり遅延回路を追加して確認してみたいと思います。

入力データは雑音の影響を分かりやすくするために小さくし、雑音を入れました。

図 3の結果を見ると、CLK2の立上り～CLK3の立上り間、出力Qに入力Dの雑音がそのまま出力されてしまっています。

これは、スレーブが取り込む新しいデータにラッチがかかっていないために、

入力がそのまま出力につながり、入力信号に雑音やヒゲが入っていたら、そのまま出力に出てしまう

ことになります。これではDFFとしての役目を果たしていません。

スレーブがデータを取り込めるように、Dutyの幅を調節する

ではどうすれば良いかというと、マスターがラッチしたデータをスレーブが取り込む。つまり、CLK3の立ち上がりの後、CLK2の立ち上がりが来る必要があります。

簡単にいうと、CLK2はDutyを細く、CLK3はDutyを広くすると良いのです。

処理の順番は、

• CLK3の立上り：マスターラッチがデータをラッチ。
• CLK2の立上り：マスターラッチの出力をスレーブが取り込み、Qに出力
• CLK2の立下り：スレーブラッチが出力したデータをラッチ
• CLK3の立下り：マスターラッチが新しい入力データを取り込む

このようにDutyを意図的ずらすクロックはSCF（Switched Capacitor Filter）などで、スイッチを同時にONさせたくない場合などに、よく使います。

CLK回路にNANDと遅延回路を使った図 4の回路で実現できます。（上記は一例であって、他にもDutyを意図的にずらす回路はあります）

CLKのDutyを適切に調整することで、入力雑音が出力に出てこなくなりました。

実際のDFFで図 4の様にNANDを使うことは消費電力やサイズの面で不利なので、Pch/NchのL/W長を調整して閾値を意図的に変えて、Dutyの調整をすることが多い様に思います。

次回は、セットアップ・ホールドタイムについて触れたいと思います。

Setsuo Misaizu

今回は、DFFを安定して動作させるには、”前の状態をラッチした後、D1Xが変化する”ようにすれば良い事をもう少し詳しく説明したいと思います。

前回の記事はこちらです。

スレーブラッチの動作

DFFに入れるCLKのTr/Tfを遅くした波形を図 1に示します。

DFFの出力V(Q)の動作がおかしくなっています。クロックV(C)の立上がりだけではなく、立下りでも変化してしまっています。これは、スレーブラッチが正しく動作しなくなっているために起きている現象です。

スレーブがデータを取り込んで（図ではD1Xの“L”を取り込んで）、これをラッチする（32usecのちょっと前のCLKの立下り）事ができず、入力データD1Xの変化がそのまま出力Qに現れてしまっています。

問題の部分を拡大してみると・・・

図 2の拡大図を見ると分かるように、ほんの僅かですがD1Xの立ち上がりのほうが早くなっています。

本来の動作は、CLKの立下りの後、D1Xが変化しないといけないのですが、CLK波形のTr/Tfが遅くなったため順番が逆になってしまったのです。

マスターラッチのクロック調整

D1Xの立ち上がりを遅くするためにマスターラッチ用のクロックを遅くしてみました。

これでうまくいくはずだったのですが・・・

残念ながら直っていません（T_T）。何で?と拡大してみると。。。

まだ、D1Xのほうが早く動いてしまっています。

単純なインバータで遅延を作ったのがまずかったようで、CLK2（遅らせたいCLK）の方が後ろにあるのですが、利得が高くなっているために先に動作してしまっています。

インバータの追加

それならばという事で、更にインバータを追加してみます。

確かに、D1Xの方が遅くなっています。。。しかし、その差は500psec以下!！

実際の回路では寄生容量など回路図にはないデバイスの影響もあるので、このくらいの差はひっくり返ってしまうこともあります。

以上の様に入力CLKのTr/Tfが遅くなるとDFFは誤動作を起こしてしまうので、Tr/Tfに制限をつける必要があります。

次回は、入力データとクロックの位相関係について触れたいと思います。

Setsuo Misaizu

前回記事はこちら

今回は前回紹介したD-FF回路(図 1)の動作を説明したいと思います。

D-FF回路の動作

ラッチ内のASW(四角いブロック)の中は下の様になっていて、SW端子が‘H’でSWX端子が‘L’のときは、左側の列のTrがONし右側の列のTrがOFFするので、COM端子はA端子とつながります。逆にSW端子が‘L’でSWX端子が‘H’のときは、COM端子はB端子につながります。

ラッチ内のINV(三角のブロック)はインバータです。

図 1と図 3を使ってマスターラッチの動作から説明します。結構複雑な動きをします(汗)。

マスターラッチの動作

(A)CLKが‘L’の時(つまり、CLKXが‘H’の時)：

ASWの端子Aと端子COMが接続し、入力Dが回路内に取り込まれます。

このときD1,D1X,D1XXの状態が変化し、ASWの端子COMからインバータを

2個経由した端子B(つまり、D1XX)は、端子A(つまり入力D)と同じ論理になっています。

(B)CLKが‘H’の時(つまり、CLKXが‘L’の時)：

ASWの端子Bと端子COMが接続し、前の状態をラッチします。

つまりD1、D1X、D1XXの正帰還状態となります。

この間、ASWの端子A(つまり入力D)が変化しても、ラッチ回路内は影響を受けません。

続いて図 1と図 4を使ってスレーブラッチの動作を説明します。

スレーブラッチの動作

（マスターラッチとはCLKの接続が逆になっている事に注意して下さい）

(C)CLKが‘H’の時(つまり、CLKXが‘L’の時)：

ASWの端子Aと端子COMが接続し、入力D1Xが回路内に取り込まれます。

このときD2X,D2XX,D2XXXの状態が変化し、ASWの端子COMからインバータを

2個経由した端子B(つまり、D2XXX)は、端子A(つまり入力D)と同じ論理になっています。

(D)CLKが‘L’の時(つまり、CLKXが‘H’の時)：

ASWの端子Bと端子COMが接続し、前の状態をラッチします。

このときはD2X,D2XX,D2XXXの正帰還状態となります。

この間、ASWの端子A(つまり入力D)が変化しても、ラッチ回路内は影響を受けません。

実はこの(D)になる時が一番危険な時なのです。

なぜかというと、“前の状態をラッチする”と“D1Xの変化”がほぼ同時に行われているからです。

安全にするには“前の状態をラッチした後、D1Xが変化する”ようにすれば良いので、

CLKの順番で言うと、

“スレーブラッチのCLKの立下り（CLKXの立ち上がり）の後、マスターラッチのCLKが立下る（CLKXが立ち上がる）”

となります。つまり、スレーブラッチのCLKがいつも早くなるようにしておけば良い事になります。

しかし、実際にはそう単純にはいかない事情があります。

次回はこのあたりをもう少し詳しく紹介したいと思います。

Setsuo Misaizu

今回から何回かに分けて、フリップフロップ(FF)について紹介していきたいと思います。以前のブログに“メタステーブル”と書きましたが、この単語もフリップフロップの紹介の中で説明できたらと思います。

FFというとデジタル回路という感覚をお持ちの方も多いと思いますが、その中では非常に高度なアナログ的な動作が行われています。FFは信号の”1”,”0″を記憶することができるので、カウンターやシーケンス回路などあらゆるデジタル回路に使われています。

FFの基本はラッチ回路

FFの基本はラッチ(latch)回路です。単語の意味は“掛け金”で、一度カチッとさしたら抜けなくなる仕組みのことです。これを電気回路では”正帰還“をかけて実現しています。

ラッチ回路の仕組み

一番簡単なラッチはOR回路の出力を入力に戻して正帰還をかける回路(図 1)です。ORなので一旦出力が”1“に成ってしまうとそのまま元にはもどらず、この状態のままとなります。実際に回路ではこのままでは使えないので元に戻すリセット回路(図 2の左)を追加します。

SRラッチ

AND回路やOR回路で構成した回路と同じ動作をNAND回路で構成して、トランジスタ数を少なくした回路が図 2の右です。動作は図 3の様になります。この回路はSetとResetの動作をするのでSRラッチと呼んでいます。

Dラッチ

このSRラッチを応用して入力したデータを保持する様にしたDラッチという回路(図 4)があります。

この回路はSTB(ストローブ)信号が“1”の時間は、入力DINがそのまま出力OUTに現れて、STBを“0”にするとその状態を保持する回路です。しかし、STB=”1“のときは入力信号が変化すると出力も変化してしまい、いろいろと問題が発生します(したのだと思います)。

D-FF回路

そこで出てきたのが、D-FF回路(図 5)です（やっと本題にたどり着きました）。

この回路はトランスファーゲートを使ったラッチ回路を2段直列につないだ構成になっていて、前段をマスターラッチ、後段をスレーブラッチと呼びます。この回路はクロックのエッジのみ動作し、一旦ラッチがかかると図 4のDラッチ回路みたいに入力が変化しても出力は変化しません。したがって、クロックのエッジの瞬間の入力状態を保持することができます(図 6)。これにSET,RESET機能をつけたものが最も多く使われているのではないでしょうか。

次回はこのD-FFの動作についてもうちょっと詳しく紹介したいと思います。

Setsuo Misaizu