ディー・クルー・テクノロジーズ Blog

bookmark_borderCMOS LSIの消費電力と動作周波数(1)

CMOS LSIの強み

LSI(大規模集積回路)はCPUやメモリ、各種デジタル回路など、幅広いアプリケーションで使用されており、現代のエレクトロクス製品になくてはならない技術です。

LSIに搭載するトランジスタを小さくたくさん並べ集積度をあげるほどLSIの演算性能は上がるのですが、様々な課題が発生します。LSIの動作周波数を上げればトランジスタの処理速度は上がりますが、消費電力も上がります。トランジスタは0と1を電気的に切り替えるスイッチなので、スイッチを動かせば動かすほど当然電力消費が増加します。

CMOS LSIは、こうした課題に対処できるように、低消費電力でありつつ高速応答性がその特徴です。このブログでは、どのようにCMOSの技術特性を活用し、高い応答性能をどのように引き出していったのか、数式や図を使ってご紹介していきたいと思います。

CMOS LSIの Pc(消費電流)の求め方

さて、CMOS LSIの中で、電力はどのように供給され、どのように使われるのでしょうか。数式によって導き出してみます。まず始めに、CMOS LSIのPc (消費電流)の求め方式にまとめてみました。これは式(1)のように示すことができます。

式1

次にCMOS LSIのトランジスタで起きている電流の動きについて図1に示しました。

図1 CMOS LSIの消費電力

CMOSのMOSとは「MOSトランジスタ(金属酸化膜半導体トランジスタ)」のことで、このMOSトランジスタにはNチャネル型とPチャネル型があります、CMOS LSIはこれらのトランジスタを組み合わせて構成されます。LSI内部ノードおよび外部ピンの容量を充放電する際、この図で「P」と書いているPチャネル型MOS(PMOS)で充電し、「N」と書いているNチャネル型MOS(NMOS)を用いて放電されます。

一般にCMOS回路はフルスイング動作なので、Vi=Veとなります。したがって消費電力は式(1)を変形して、式(2)でも表すことができます。

すなわち消費電力Pcは電源電圧Veの2乗に比例するので、電源電圧Veの低減が低消費電力化に最も有効であることがわかります。

Fmax(最大周波数) の求め方

つぎに、最大動作周波数 “Fmax”についてです。

図2 CMOS LSI内部ノードの波形

図2でCMOS LSIの内部を簡易的に示してみました。ここで“Fmax”は、図2の”ノード①” をいかに早く充電できるかに等しいので、式(3)で表すことができます。

ここで想定していただきたいことがあります。単に電源電圧Veを下げると、CMOS LSIの最大動作周波数Fmaxが低下する問題が生じます。CMOS LSIの技術では、低消費電力でありながら高速応答性が保てることが特徴ですから、そのあたりを解決していく術であります。

次回は、電源電圧Veと最大周波数Fmaxの依存関係についてもう少し深く説明していきます。

bookmark_borderシステムLSIの低消費電力化技術(2)

こんにちは。今日はDRAM,SRAM, フラッシュメモリなどの低消費電力化についてお伝えします。

活性化領域の最小化技術とは?

DRAM、SRAM、フラッシュメモリ等のメモリでは、ワード線およびビット線分割によるアレー分割によって、その空間的活性化領域を低減し、低消費電力化を図っています。携帯機器等に使用されるプロセッサでは、プロセッサを構成する各機能ブロックへのクロックの供給を必要に応じて断続的にコントロールするパワーマネジメントによって低消費電力化を図っています。こうした活性化領域の最小化技術について説明します。

ワード線分割

ワード線分割の原理を図9に示します。ワード線を分割してN個のサブアレーに分ける事により、1本のワード線に接続されるセル数を1/Nに減らします。1個のサブアレーのみが活性化されるので、低消費電力化が図れます。

図9 ワード線分割方式

フラッシュメモリのプログラム動作時の様に高電圧パルスが必要な場合は、上図の副ローデコーダに増幅器の役割も担わせて、高電圧系の活性化領域を減らし低消費電力化を図る事もできる。ビット線についても同様に階層化する事により、同様の効果が得られます。

選択的ビット線プリチャージ

選択的ビット線プリチャージは、ASICにおけるRAMやROM等で用いられている技術で、その原理を図10に示します。

図10 選択的ビット線プリチャージ

本方式のコンセプトは読み出し動作において選択されたビット線のみプリチャージして、低消費電力化を図る事です。プリチャージはカラムスイッチを介してセンスアンプ側から行います。読み出し動作で選択されていないビット線は、カラムスイッチが閉じているため、プリチャージされず、活性化領域の最小化=低消費電力化が図れます。

以前に画像処理に使うMPEG2ビデオコーデックLSIを開発したことがありますが、従来版ではLSIの全消費電力の2/3をデュアルポートRAMが占めていたのですが、この選択的ビット線プリチャージ方式を用いる事によって、RAMの消費電力を1/3以下にする事に成功し、600mWという低消費電力のMPEG2ビデオコーデックチップを実現したことがあります。

バス分割

現在のMPUやDSPでは、そのメインバスがチップ全体に及んでおり、より大きな容量値を持っていることが多いです。こうしたチップではDCTやディジタル・フィルタ等の処理を行う時、積和演算がくり返し行われますが、この積和演算はALU及び乗算器とレジスタとのデータのやりとりが頻繁で、しかもそれをメインバスを介して行うため、大きな容量ノードであるメインバスの活性化率が上がってしまい、消費電力的に問題となっておりました。その解決策であるバス分割を図11に示します。

図11 バス分割

バス分割では、あたかも得意な機能の異なる右脳と左脳を脳梁で分けるように、積和演算を行うアクセスが頻繁な「演算系」とアクセス頻度が高くない「周辺系」とを分割する事によって低消費電力化が図られています。

次に、DRAM混載SOCについて事例を折り混ぜながら解説していこうと思います。

bookmark_borderシステムLSIの低消費電力化技術(1)

こんにちは。今日はCMOS LSIの性能を上げつつ低消費電力化を実現する技術の1つをご紹介します。

前の記事「CMOS LSIの消費電力と動作周波数」をご覧になる方はこちら

低しきい値MOS技術とは

低電源電圧領域におけるCMOS LSIの高速動作の最大のポイントはVthです。Vthを低くできれば高速化を図れるはずですが、実際はサブスレッシュホールド・リーク電流という別の問題によって効果は制限されてしまいます。一般にSi-MOSでは、Vthを0.1V下げると、そのOFF時のリーク電流が1桁増えます。Vthを下げられる限界はプロセス製造ばらつきを考慮すると0.3~0.4Vです。

ところが近年、論理回路のVthを0.1~0.2Vのレベルまで下げて回路の高速化を図り、低電圧化により増大するリーク電流を回路的工夫によって解決する 技術が開発されました。それぞれ 「 MT-CMOS (Multi-Threshold CMOS)」  「 ダイナミック・ウェル・バイアス法」と呼ばれます。

MT-CMOS (Multi-Threshold CMOS) 

MT-CMOSの原理図を図7に示します。

0.1~0.2Vレベルの低しきい値(L-Vth)MOSで構成されたLSI論理回路を機能に応じていくつかの回路ブロックに分け、各ブロックとLSI電源との間に、0.4~0.5Vレベルの標準しきい値MOS(H-Vth)の電源スイッチを挿入します。

図7 MTCMOS (NTT、NEC、日立 他)

MT-CMOSでは、パワーマネジメントによって動作ブロックと非動作ブロックに制御され、動作ブロック【青】の(H-Vth)MOSスイッチのみONさせます。動作ブロック【青】の論理回路は(L-Vth)MOSで構成されており、低電圧にもかかわらず高速動作します。一方、非動作ブロック【赤】の(L-Vth)MOSで構成される論理回路には、サブスレッシュホールド・リーク電流が流れるものの、(H-Vth)MOSスイッチによって遮断され、悪影響を抑え込みます。

動作ブロック【青】の論理回路のサブスレッシュホールド・リーク電流は依然存在するのですが、信号処理に応じてノードを充放電する動作電流に比べて小さいので無視できます。加えて、動作ブロックの電源スイッチによる電圧ドロップ(IRドロップ)についても、各ブロックのサブ電源ラインが持つ大きなノード容量による低域フィルタ的な働きにより抑圧され、ほとんど問題とならないです。

このMT-CMOS技術は、90nm以降の先端プロセスを待たずに、1Vレベルの低電源電圧における高速動作を実現する有力な手段となりました。

ダイナミック・ウェル・バイアス法

ダイナミック・ウェル・バイアス法は、LSI論理回路を低しきい値(L-Vth)MOSを用いて構成し、回路の高速化を図る方法です。MT-CMOSと同様、非動作(スタンバイ)時における(L-Vth)MOSを介したサブスレッシュホールド・リーク電流が問題となるのですが、これを、ソースーウェル間を深くバイアスする事によりVthの値を大きくしてリーク電流を抑圧するのが、ダイナミック・ウェル・バイアス法のコンセプトです。この原理図を図8に示しました。

図8 ダイナミック・ウェルバイアス制御(東芝)

LSIを機能に応じていくつかのブロックに分け、各ブロックごとのウェル・バイアスを動作ブロックについては浅く(Vth→小)して動作を高速化し、待機ブロックは深く(Vth→大)してリークを押さえる。MT-CMOSとは違うVthのコントロール技術で、サブスレッシュホールド・リーク電流を抑圧しつつ低電源電圧高速動作を実現できる。

冒頭でVthの制御では、プロセス製造ばらつきの考慮が必要と申し上げましたが、1Vレベルの低電源電圧動作時では、プロセス上のばらつきが動作周波数に与える影響が大きく、Vthが高い方向へ大きくバラツクと最大動作周波数が極端に低下してしまいます。ダイナミック・ウェル・バイアス法では、動作ブロックにおいて、ウェル・バイアスをVthのバラツキに適応してコントロールすれば、安定した所望のVthが得られ、低電源電圧高速動作を実現する事ができます。この方法はプロセス、温度、電源電圧等の変動に強い有力な手段であるという事が出来ます。

次は、活性化領域を最小化して省電力化を狙った技術をご紹介します。

bookmark_borderCMOS LSIの消費電力と動作周波数(3)

CMOS LSIについての3回目です。

今日はLSIのデザインルール微細化に伴う低電源電圧化についてお話します。

CMOSLSIの低消費電力化のためには、電源電圧Veの低減が最も有効であることは、前回記事でもお話した通りですが、最大動作周波数FmaxがVeに依存しているので、最大周波数も低下してしまうという問題がございます。これはどう解決したらよいのでしょうか。

デザインルール微細化に伴う低電源電圧化

CMOSプロセスは、3年(1世代)でデザイン・ルール“L”が0.7倍にスケールダウンされるので、前回お示しした(7)式の分母のL1.5が小さくなります。

これは図4のVe-Fmax特性の勾配が大きくなる事を意味し、同一電源電圧であれば3年で約1.7倍の高速化を図れることになります。

図4 Ve-Fmax特性(再掲)

別の言い方をすれば、ある周波数Fxを動作させる電源電圧は3年で2/3にできる(図5)。さらにスケールダウン則に伴う容量低減も考慮すると消費電力は3年で1/3にする事ができる。

図5 デザインルール微細化に伴う低電源電圧化

すなわち、デザイン・ルール“L”の微細化に伴い、キャリアの移動度の速度飽和現象およびホットキャリア耐性の問題が発生し、MOSトランジスタの最高性能を発揮する電圧、いわゆる「最良電圧」は低電圧化していく、という事になります。

最大動作周波数 Fmaxの温度特性について

低電源電圧動作では、Fmaxの温度特性に注意する必要があります。(6)式を高温および低温について図示すると図6となります。

図6 最大動作周波数 Fmaxの温度特性

高温環境ではキャリア移動度が低下するため、キャリア移動度μは負の温度係数を持っている。また高温環境では印加ゲート電圧に対してウェルにチャネルができ易くなるので、Vthは負の温度係数を持っている。

以上からFmaxの温度特性は、「高い電源電圧では低温環境の方が、低い電源電圧では高温環境の方が高速化する逆転現象」が起こります。プロセスによっても依存いたしますが、一般にVdd=1~1.5Vの間に温度係数ゼロの点が存在するようです。

CMOS LSIで高速応答性を維持しながら、低消費電力化を図る

CMOS・LSIの設計において、その高速性を維持しながら、低消費電力化を図る事が重要である。ここで、(1)式に示した消費電力の式を再度(8)として示します。

  Pc = C・Ve・Vi・f+Ve・Idc ・・・・・(8)

ここでIdcはDC電流成分で、センスアンプの電流源、ダウンコンバータのバイアス電流、低しきい値MOSトランジスタのサブスレッシュホールド・リーク電流等です。

LSIの低消費電力化とは、所望の動作をさせながら、(8)式の各項の値をいかに低減するかの技術です。その代表的な技術について、また次の記事でご紹介いたします。