CMOS LSIについての３回目です。

今日はLSIのデザインルール微細化に伴う低電源電圧化についてお話します。

ＣＭＯＳＬＳＩの低消費電力化のためには、電源電圧Ｖｅの低減が最も有効であることは、前回記事でもお話した通りですが、最大動作周波数ＦｍａｘがＶｅに依存しているので、最大周波数も低下してしまうという問題がございます。これはどう解決したらよいのでしょうか。

デザインルール微細化に伴う低電源電圧化

ＣＭＯＳプロセスは、３年（１世代）でデザイン・ルール“Ｌ”が０.７倍にスケールダウンされるので、前回お示しした(7)式の分母のＬ^1.5が小さくなります。

これは図４のＶｅ－Ｆｍａｘ特性の勾配が大きくなる事を意味し、同一電源電圧であれば３年で約１.７倍の高速化を図れることになります。

別の言い方をすれば、ある周波数Ｆｘを動作させる電源電圧は３年で２／３にできる（図５）。さらにスケールダウン則に伴う容量低減も考慮すると消費電力は３年で１／３にする事ができる。

すなわち、デザイン・ルール“Ｌ”の微細化に伴い、キャリアの移動度の速度飽和現象およびホットキャリア耐性の問題が発生し、ＭＯＳトランジスタの最高性能を発揮する電圧、いわゆる「最良電圧」は低電圧化していく、という事になります。

最大動作周波数 Fmaxの温度特性について

低電源電圧動作では、Ｆｍａｘの温度特性に注意する必要があります。(6)式を高温および低温について図示すると図６となります。

高温環境ではキャリア移動度が低下するため、キャリア移動度μは負の温度係数を持っている。また高温環境では印加ゲート電圧に対してウェルにチャネルができ易くなるので、Ｖｔｈは負の温度係数を持っている。

以上からＦｍａｘの温度特性は、「高い電源電圧では低温環境の方が、低い電源電圧では高温環境の方が高速化する逆転現象」が起こります。プロセスによっても依存いたしますが、一般にＶｄｄ＝１～１.５Ｖの間に温度係数ゼロの点が存在するようです。

CMOS LSIで高速応答性を維持しながら、低消費電力化を図る

ＣＭＯＳ・ＬＳＩの設計において、その高速性を維持しながら、低消費電力化を図る事が重要である。ここで、(1)式に示した消費電力の式を再度(8)として示します。

  Ｐｃ　＝　Ｃ・Ｖｅ・Ｖｉ・ｆ＋Ｖｅ・Ｉｄｃ　・・・・・（８）

ここでＩｄｃはＤＣ電流成分で、センスアンプの電流源、ダウンコンバータのバイアス電流、低しきい値ＭＯＳトランジスタのサブスレッシュホールド・リーク電流等です。

ＬＳＩの低消費電力化とは、所望の動作をさせながら、(8)式の各項の値をいかに低減するかの技術です。その代表的な技術について、また次の記事でご紹介いたします。