ディー・クルー・テクノロジーズ Blog

bookmark_border反射 (1)

今回は“反射”について話してみたいと思います。

このネタは<インピーダンスマッチング>でもお話しましたが、そのときは感覚的な説明をさせてもらったので、今回は少し技術的に説明をしたいと思います。

インピーダンス整合とは?

“インピーダンス整合”とか“インピーダンスマッチング”と言う単語は高周波回路を設計した人なら一度は聞いたことがあると思います。整合とは“整い合う”なので、どことどこのインピーダンスが整うのかというと、信号源インピーダンスと伝送路の特性インピーダンスが同じであること、また、伝送路の特性インピーダンスと受信機の入力インピーダンス(終端抵抗とも言います)が同じであることを“インピーダンスが整合する”といいます。

伝送路の特性インピーダンスって何かという辺りから始めたいと思います。

伝送路の特性インピーダンスとは?

Wikipediaよれば、

『特性インピーダンスは、一様な伝送路を用いて電気エネルギーを伝達するときに伝送路上に発生する電圧と電流の比率。』

さらに、

『単位長さあたりのインダクタンスがLの電気伝導体と、単位長さあたりの静電容量がCの絶縁体を組み合わせた損失のない均一な伝送路の特性インピーダンスZ0は次式で表される。』

と書いてあります。簡単に言うと・・・

同軸やストリップラインはインダクタとコンデンサの組み合わせで出来ていて、その比率が特性インピーダンスになります。

特性インピーダンス50Ωの同軸にデジタルマルチメータを当てて抵抗を測定しても、どこにも50Ωは有りません(同軸の芯線の端と端を測定しても50Ωになりません)。

代表的な伝送路の特性インピーダンスを形状から求める計算式を下記にまとめました。

図1

なお、式の中のεrは比誘電率で使う材料で決まります。

インピーダンス50Ωの伝送路に信号を入れた時の波形

特性インピーダンスが(例えば)50Ωの伝送路に信号を入れると、どんな波形になるかを確認してみましょう。

図2

信号源V0は出力インピーダンスを可変できるように抵抗R1をつけています。伝送路T0~T3は中間の波形も観測できるように4分割にしました。

図3

信号源インピーダンスR1=50Ω、終端抵抗R0=50Ωの状態で、High幅が2nsecのパルス信号を入力した結果です。ストリップラインの特性インピーダンスZo=50Ωで、その長さは200cmです。(注意:長さが200cmのストリップラインに出会ったことはないですが、ここではオーバーに表現するために意図的に長くしました)

信号源V0から出力したパルスがR1を通過してストリップラインを伝播して、終端側端子Vout(青)には15nsecに波形が到達していることが分かります。

終端抵抗を外した時の変化

続いて終端抵抗R0を外して(R0=50GΩ)みましょう。

図4

終端抵抗が特性インピーダンスとずれたため反射が発生し、信号源側に反射波が伝播していきます。また終端抵抗がなくなった分、終端側の振幅Voutが2倍になっています。しかし、不思議なことにストリップラインの入力Vinやストリップラインの中を通過していく波形V1~V3に振幅は半分のままです。半分と成っているのが気になるので、信号源側の抵抗R1を50Ωからずらしてみましょう

抵抗とストリップラインが抵抗分割を形成する不思議

図5

上の図は信号源側の抵抗R1=40Ωとした結果です。ストリップライン入力電圧Vinが図 4より少し高くなっているのが分かるでしょうか? 信号源V0の出力Vsを抵抗R1とストリップラインが抵抗分割してVinを作っているのです。普通の抵抗とストリップラインは異質なものなのに、これらが抵抗分割の様に電圧を作っている事が私には驚きです。

信号源側の抵抗R1が特性インピーダンスと異なるので、反射波はふたたび抵抗R1で反射し、進行波としてストリップラインの中にはいって行きます。抵抗R1を40オームとした場合はGNDより下に進行波が発生します(図 5参照)が、抵抗R1を60Ωとした場合はGNDより上に進行波が発生します(図 6参照)

エネルギー減衰しない反射波により、電源電圧を超えた電圧が発生する

それでは、信号源側の抵抗R1=1Ω、終端抵抗R0=50Gの場合はどの様になるかと言うと・・・

図7

終端側のVoutには+6Vや-6Vが発生する事に成ります。電源電圧=3.3Vなのになぜ?

波は反射するとエネルギーが減衰しないので、いつまでも反射を繰り返します。その結果、電源電圧を超えた電圧やGND以下の電圧が発生することになります。

この端子にもしもLSIなどの最大定格が低いデバイスが繋がっていたら・・・LSIが壊れたと騒ぐこととに成ってしまいます。

次回も反射と格闘してみたいと思います。

bookmark_borderPLL (4)

僕はPLLの特徴は”時間を扱う”ことだと思っています。

時間を扱うと言う事は・・・リミッタ(制限)が無いとも言えます。電圧や電流なら普通は電源が供給できる範囲を超えた状態にはならないので、上限/下限があります。しかし、時間には上限も下限もありませんし、制限をかけようも無いのです。

なので、周波数差や時間差などの時間を電圧に変換する位相比較器は、なにかタイムマシーンのような特別な回路の様に思えます。位相比較器の話は別に機会にすることにして、今回は”ジッタ”について触れてみたいと思います。

PLLを設計すると”ジッタ(Jitter)”と言う単語を必ず目にします。この単語の英語の意味は・・・”神経質に振る舞う、イライラする”です。ジッタはPLL回路の色々なトラブルの原因になる事が多いので、ジッタと聞くと神経質にもなるし、イライラもしますが、電気用語での意味は”時間軸の雑音”と考えて良いと思います。

例えば、1MHzの発振器は1usec毎に1周期を繰り返し正弦波やパルスを出力しますが、この周期が1.1usecに成ったり、0.95usecになったりと出力するたびに間隔が異なることが、ジッタです。ジッタは雑音なのでジッタが全く無い信号はこの世にはありえません・・・もしあるとすれば、世界標準時を決める原子時計のパルスはジッタが無い(と決めた)と言えます。

雑音が大きくなると問題が起きるのが世の常で、ジッタも大きくなると問題を引き起こします。

S/N設計をするのと同じように、ジッタもきちんと設計しないとトラブルが発生します。

PLLのジッタに関連する機能は、大きく分けて2つに分かれます。それは、

(1)ジッタの少ないクロックを広い周波数帯で出力する事(シンセサイザー)
(2)ジッタだらけのクロックをきれいなクロックにして出力する事(ジッタクリーナー)

の2点だと思います。まずは、(1)についてです。

実は、PLLに不可欠な電圧制御発振器(VCO)は大きなジッタ源なのです。

VCOの制御信号に雑音があれば、その雑音に応じて周波数が変化し、周波数が変化するということは周期が変わるのでジッタになります。制御信号に全く雑音が無くても発振器のトランジスタや抵抗などから様々な雑音が出ているので、これらが周波数に変換されてジッタになって出力されます。VCOの感度(電圧 => 周波数の変換効率)が高いほど出てくるジッタも多く、出来るだけ広い周波数範囲を一つのVCOでカバーしようとした時には、ジッタも多くなることを覚悟する必要があります。ジッタの大きな特徴は、ほっておくとどんどん増えるって事です。

例えば、周波数が1Hzずれた場合0.1sec後には36°ずれ、0.2sec後には72°位相がずれてしまいます。”周波数(差)を時間で積分すると位相(差)になる”ので、周波数がちょっとでもずれていると、時間経過と共に位相ずれ(つまりジッタ)が増加します。

VCOのジッタを減らすには、ジッタを検出して”正しい位置”に”すばやく”戻す必要があります。

“正しい位置”は基準信号としてPLLに入力されます。これに使うのが水晶を使ったVCXOです。

この発振器は水晶に電圧をかけて固有振動数を取り出しているため、非常に周波数が安定していてジッタが少ないです。しかし、周波数の可変範囲が狭いため色んな周波数では使えません。

このジッタの少ないVCXOを基準としてPLL回路を構成し、VCOのジッタを補正すれば、広い周波数範囲でジッタの少ない信号を取り出すことが出来るようになります。

“すばやく”戻すにはPLLの応答速度を早くする必要があります。

ジッタはほっておくとどんどん増えるので、低い周波数の方(周期が長いほど)その量が多い事になります。PLLの応答が間に合う周波数であれば、基準からずれた位相を基準に合わせる事ができるので、ジッタが無くなる事になります。

PLLの応答速度は、オープンループ特性(PLL(その2)を参照ください)の利得が0dBとなる周波数とほぼ同じになります。上の図では1MHzなので、1MHzより遅いジッタが修正できることになり、その分のジッタはVCO出力からは無くなる事になります。

次回は、ビヘイビアモデルを使って応答速度とジッタの量の関係を確認してみたいと思います。(美斉津)

bookmark_borderPLL (3)

今回は「PLL(その3)」です。

前回はパーツ(位相比較器、VCO)をビヘイビアモデルでモデル化し、PLL全体の周波数特性や過渡解析の例を紹介しました。

今回は、PLL特有に問題(キャプチャーレンジなど)に振れたいと思います。

実験室で”PLLがロックしない”といった叫びを聴いたことがあるでしょうか?僕は何度も叫びました。

では、なぜPLLがロックできないかと言うとそれば「位相比較器に入力される2つに信号の周波数差にフィルタが応答できない」からです。

別の言葉で言うと、周波数差がキャプチャーレンジより大きいとPLLは引き込めなくなってしまいます。

PLLに関する文献は山ほどあるので、キャプチャーレンジの計算は文献にまかせて、PLLが引き込めていない時には何が起きているのかを今までのビヘイビアモデルを使って調べてみたいと思います。

前回のVCOとPLL回路を今回も使います。回路定数も前回と同じで先ずは、

.param r0=510 r1=10k c0=1n r2=1k c1=10pとします。

この回路定数だと位相余裕も十分だし、入力する周波数frを9,10,11MHzとした場合のどれでも1.5usec程度で引き込めている事が過渡解析で分かります。

では、フィルタ時定数を変更(注1)してゲイン特性が0dBとなる周波数を1桁遅くした時にどうなるか調べてみると・・・・

注1).param r0=510 r1=1k c0=100n r2=1k c1=100p

位相余裕などは十分取れているので問題は無いのですが、過渡解析は”PLLがロックしない”と叫んでいます!

フィルタの時定数を変更したことで、位相比較器のビート信号(差周波数で振動する)をVCOに伝達できず、VCO制御電圧が十分振れずにVCO出力周波数が目標周波数に到達できないために、PLLが引き込めなくなってしまっています。

PLLを使ってジッタを抑圧する時にはPLLの帯域は狭いほう都合がいいので、ゲイン特性が0dBとなる周波数をなるべく低く設定しようとします・・・・そして、上のように罠にはまってしまうのです。

あらゆる電子回路で使われているPLLですが、確実に動く設計をするにはAC解析だけでは不十分で、必ず過渡解析が必要になります。しかし実際の回路をそのまま過渡解析に使っていたら莫大な時間が必要になり、非現実的です。そんな時に便利なビヘイビアモデルを紹介しました。

次回はエミッタ接地やソース接地の増幅器についての予定です。(美斉津)

bookmark_borderPLL (2)

今回は「PLL(その2)」です。

前回はPLLに不可欠な位相比較器をビヘイビアモデルを使ってモデル化しました。

今回は、電圧制御発振器(VCO)をモデル化してPLL全体の動作を、位相や周波数を分かりやすい電圧に置き換えてPLLを説明してみたいと思います。

PLLは、位相比較器、フィルタ+チャージポンプ、電圧(または電流)制御発信器、分周器の4つの要素で作る事ができます。

(チャージポンプや分周器はPLLの性能や機能を高めるための回路で、PLLに必須の回路ではありません。)

VCOも位相比較器と同じように1MHz=1Vと定義して等価モデルを作ります。こちらは、位相比較器より簡単に電圧制御電圧源(VCVS)のみモデル化できます。

.param fo=10

.param dfp=’0.1/3.3′

.param Kv=’1/(2*dfp)’

.param Vref=1.65

e0 out 0 Value=fo*(2/(exp((Vref-v(vc))/Kv)+1))

周波数(1MHz)を電圧(1V)で表現すればよいので好みの計算式を入れるだけです。

上の例では自然対数を使って、Vcに1.65Vを与えた時に10MHz(10V)が、Vc=0~3.3Vと変えると周波数は9.5~10.5MHzと変化するようにパラメータを設定しています(下図参照)。

続いて前回の位相比較器(PC)と合わせて、PLL全体をシミュレーションしてみます。

今回のVCOと前回のPD(位相比較器)をサブサーキットにして、ラグリードフィルタ(R0,R1,C0)と利得100dBの圧縮アンプ(E0)、VCOの制御電圧の雑音除去用に1次のLPF(R2,C1)で構成しています。R3はオープンループ特性などをシミュレーションするときに都合が良いので、入れていますが、実際には0Ωにします。

PDの出力PhもVCOの制御Vciも電圧なので、実際にPLLに使う回路をそのまま使ってシミュレーションが出来るところが都合いいところです。

R3をOPENにしてシミュレーションしたオープンループ特性を上図に示します。利得特性(赤線)が0dBとなる周波数(1MHz)の位相が85°であることから、十分な位相余裕が確保できています。このときの各部品の定数は下記に通りです。

.param r0=510 r1=10k c0=1n

.param r2=1k c1=10p

このままR3をSHORTにして、過渡解析を実施した結果を下図に示します。

2usecでレファレンス周波数(FR)を10MHz => 11MHzと変えたときの過渡解析です。約1uscで安定して収束しています。

PLLは時間に関連する操作をする回路なので理解しにくいし、実際の回路のまま過渡解析をすると時間がかかる嫌な回路なのですが、電圧制御発振器(VCO)と位相比較器(PD)の扱う周波数や位相をビヘイビアモデルで電圧に置き換えることで、解析時間も短くなるし、理解も簡単になると思います。

次回は、PLL特有の特性(ロックレンジやシーズインレンジなど引き込みに関する特性)を今回のモデルを使って説明したいと思います。(美斉津)

bookmark_borderPLL (1)

今回は「PLL(1)」です。

PLLはPhase Locked Loopの略なので、位相がロック(つまり固定した)ループなのです。あらゆる電子器機や機械などPLLを使わない物は無いと言って良いくらい使われています。その基本的な仕組みを何回かに分けて紹介したいと思います。

ループって名前がついていることから、PLLはネガティブフィードバックループ(負帰還)の回路方式です。

Phase,つまり位相を固定(Lock)するためのフィードバック回路です。

普通の負帰還回路と何が違うのかというと、扱う対象が”位相”という時間軸のパラメータを扱うことです。

電圧や電流をある基準に合わせる事は想像しやすいですが、位相をある”基準の位相”に合わせる事は想像するのが難しいのではないかと思います。位相や周波数を分かりやすい電圧に置き換えてPLLを説明してみたいと思います。

PLLは、位相比較器、フィルタ+チャージポンプ、電圧(または電流)制御発信器、分周器の4つの要素で作る事ができます。

(チャージポンプや分周器はPLLの性能や機能を高めるための回路で、PLLに必須の回路ではありません。)

要素間の接続は上の図のようなのですが、問題なのはその扱う信号(情報)が全て電圧(もしくは電流)ではない事です。

電圧制御発振器から出てくる重要な情報は周波数だし、位相比較器は二つの信号の周波数や位相を比較して電圧に変換します。これらの種類が異なる情報を扱う上で重要なポイントは、”位相は周波数の時間積分”という基本的な法則をどう考えるかです。”位相は周波数の時間積分”とは・・・「1Hz周波数がずれた2つの信号の出力は、1秒後に1周期ずれ、2秒後には2周期、3秒後には・・・と時間と共にドンドンずれる」・・・ということなのですが、当たり前すぎてピンとこないと思います。

位相比較器が行っている事を周波数や位相を電圧に置き換えて考えてみます。

例えば、1MHz=1V、1周期(360°)=1Vと定義します。

1MHz周波数がずれている2つの信号間には1usec後に1周期分のずれが出る事になります。

つまり、”1Vずれた信号を入れた回路の出力が1usec後に1Vになるような回路”にすれば、位相比較が出来る事になります。

電子回路で上の回路は電流源とコンデンサで意外と簡単に作れます。

なので、電流をコンデンサに入力すると、時間で積分した結果が電圧として出てきます。回路は下のようになります。

f1とf2に入力した電圧(つまり周波数)差を時間で積分した結果がPoutに出てくるわけですが、差電圧が1V(つまり1MHz)の時、1usec後のPoutは1Vになるように、C0を1uFにしています。

入力に1Vと1.1Vを入力すると・・・

周波数に発生したずれを積分した結果がPoutとして出力されます。

この回路は電源などが無いので、入力に差電圧がある限り出力は無限大まで(計算機がオーバーフローするまで)上がります。

しかし、実際の回路では位相出力電圧は、三角関数やのこぎり波などの繰り返しの波形になります。これは、位相比較器には0°と360°の区別がつかないからです。

上の回路のE0(電圧依存電圧源)に関数を入れて、出力電圧を細工します。

回路ではうまく出来なかったので、ネットリストを直接いじりました(赤字のところです)

cc0 po1 0 1e-6

gg0 po1 0 f1 f2 1

ee0 pout 0 value=atan(tan(m_pi*v(po1)))/m_pi

余談ですが、CADも便利になって来ているのですが、簡単な変更ならテキストを直接いじったほうが断然早いです。

Poutにのこぎり波が出るようになります。

PLLは時間に関連する操作をする回路なので、結構理解しにくし、実回路のまま過渡解析をすると時間がかかる嫌な回路の部類に属しているのですが、ビヘイビアモデルを使うことで、解析時間も短くなるし、理解も簡単になると思います。

次回は、VCOをモデル化して、位相比較器を含めたPLL全体の動作を説明したいと思います。 (美斉津)

bookmark_border負帰還 (3)

少し間が開いてしまいましたが、今回は前回触れなかった「ゲイン余裕」とか「位相補償」について話してみたいと思います。

まずは「ゲイン余裕」が無い場合、どんなことが起きるかを紹介します。

上のボード線図は、位相余裕は90°以上あり十分ですが、ゲイン余裕は9dB程度しかない状態です。

この状態で出ループを閉じてアンプの入力=>出力の周波数特性を見ると、ゲイン余裕が少ない周波数(この例では2MHz以上)にピーキングが発生します。

アンプの出力波形は、一見よさげに見えますが、拡大してみると・・・

ゲイン余裕が確保できているときの波形(赤色)に対して、ゲイン余裕がないときの波形(青色)は歪んでしまっています。

現実の回路では、ゲイン余裕だけがなくなるケースは少ないため位相余裕の方に注意が行きますが、ゲイン余裕も目を配らないと後で痛い目を見ます(汗)。

続いて位相補償について触れたいと思います。

たいていの負帰還回路は上の様な構成になっています。制御したい成分を”検出回路”で検出し、目標値と比較した後、平滑化して元のアンプの反転入力に戻します。平滑化は無くてもすむ場合もありますが、帰還回路で発生した雑音を除去するためにLPF(Low Pass Filter)を入れるケースがほとんどです。

出力電圧の平均をある値に制御する(一致させる)ときなどは、平均値を検出するためにLPFを使います。このような場合、検出回路と平滑回路の両方に位相が遅れ、位相余裕がなくなりループが不安定になり、リンギングが発生します。

これを改善するためには平滑回路と(平均値)検出回路の時定数を”大きく離すこと”が有効です。

青の線の場合は、2桁しか時定数に差が無いのですが、赤の線では、4桁の落差を時定数につけています。

時定数に落差をつけることで、リンギングはなくなります・・・しかし、収束するのに時間がかかるようになってしまいます。

別の方法で、位相余裕を改善するには”位相戻し”回路を使う方法があります。

上は普通の平均値検出回路(単なるRCのLPFです)ですが、下は位相戻し回路を追加した平均値検出回路です。

抵抗R2が追加されただけなのですが、R2とC1が微分回路になっているため位相が進み、遅れていた位相を補正することが出来ます。

位相戻し回路が入った赤線は位相余裕も多く確保できていて、リンギング量が少なくなっていることが分かります。

位相補償の方法として”時定数を大きく離す”、”位相戻し回路を入れる”の2種類を紹介しましたが、後者のほうが応答速度(収束)を遅くすること無く安定動作をするので広く使われています。

負帰還回路を安定動作させるためには”位相が0°の時に利得を正にしないこと” が基本なので位相補償のやり方は様々ですが、負帰還回路に共通して言えるポイントは以下の2点です。

     ✔ 検出は迅速に。

     ✔ 比較結果はゆっくり戻すこと。

会社や組織をうまく機能させるコツも負帰還回路と一緒で、”情報を迅速に集めて、的確に判断し、じっくりと実施する”こと、すなわち、”位相余裕を確保すること”ではないかと思います。

次回はPLLの話を始めたいと思います。

bookmark_border負帰還 (2)

今回は「負帰還の安定性」について触れてみたいと思います。

負帰還は、戻ってくる値が入れた信号に対して負(つまり、反対)なので、負帰還といいますが、負ではなくなると「正帰還」になります。正帰還は入力した信号と同じ向で信号が帰ってくるので、いっそう入力信号は強調されます。その結果、「発振」という現象が起きます。

意図して発振するのはいいのですが、そうでない場合は・・・いろいろと問題が起きます。

発信器を作ろうとするとなかなか安定した発信ができないのに、発信しなくても良い所で安定して発振する発信器を作ってしまった経験がある方もいると思います。

不期間が不安定の時はどんなことが起きるのか、一例を紹介してみたいと思います。

不調をうったえる上のような帰還回路がついている増幅器の出力波形を見たら下のような波形が出ていて、

不調の原因はこの”うねり”じゃないかと思って、波形に続いて周波数特性を取ってみると・・・

50kHzあたりにピーキングが出ている事が分かりました。どうもこのピーキングが原因のようです。

帰還回路で発生するこういった問題の原因を調べるのに「ボード線図」言うものがあります。

ボード線図は、横軸に周波数、縦軸に利得と位相を書いたグラフです。

ボード線図を書くには、帰還回路の一部を切って(ループを開いて)信号源を入れます。

この信号源の信号がどのような振幅と位相で元に場所に戻ってくるかをプロットします。

つまり、A点の信号がどのくらいの大きさになって、また、どのくらい遅れてB点に戻ってくるか と言うことを周波数を横軸にして調べた結果が「ボード線図」です。

負帰還が安定して動作するかを判定する重要なパラメータが、「位相余裕」と「ゲイン(利得)余裕」です。

「位相余裕」は利得が0dBとなったときに、どれだけ位相が0°に対して残っているかを言い、

「ゲイン余裕」は、位相が0°になった時に、どれだけゲインが0dBから負の値になっているかを言います。

どちらのパラメータも、“位相が0°の時に利得を正にしないこと” をチェックするものです。

位相が0°であるという事は、A点と同じ位相でB点に信号が戻ってくることを意味していますし、利得が正という事は、A点から入力した信号が減衰しないでB点に帰ってくる事です。

入れた信号と同じタイミング(位相)で、入れた信号より大きな信号が戻ってきて加わったら、信号はどんどん大きくなり・・・発振が始まってしまいます。

位相が0°の時に利得を正にしないことは、発進しないための条件です。

(逆に、位相が0℃の時に利得を正に保つこと が発振し続けるための条件です)

上の例では、ゲイン余裕は20dB以上ありますが、位相余裕が15°程度しかなく、これがピーキングの原因であったと言えます。

また、ピーキングの出る周波数(50KHzくらい)は、利得=0dBとなる周波数とほぼ同じになります。

位相余裕が足りないので、回路を修正して位相余裕を確保してみましょう。

(どのように回路を直したかは、周波数特性と部品定数の関係を含めて、別の機会に説明したいと思います)

位相余裕が50°程度まで増え増した。この状態で、負帰還回路を閉じてアンプの周波数特性と波形を観測してみると・・・

ピーキングが減って、”うねり”の時間も量も少なくなったことが分かると思います。

次回は今回触れなかった「ゲイン余裕」に触れながら、位相余裕やゲイン余裕を改善するために行う「位相補償」について

話してみたいと思います。

bookmark_borderエミッタフォロア(その3)

今回は「エミッタフォロア(その3)」です。

前回はエミッタフォロアの出力インピーダンスを計算しました。今回は入力インピーダンスを計算してみたいと思います。

エミッタフォロアの入力インピーダンスを計算する

等価回路モデルを確認する

この等価回路から以下の関係式が導き出せます。

等価回路図から関係式を導く

これらを整理して、Vbとibの関係を求めます。

なので前回の式(A)と合わせると、Vbは以下のように表せます。

入力インピーダンスとは、ibが変化したときにどのくらいVbが変化するかという事なので、

を求めればよいことになります。つまり

となります。ここで、

を代入すると、

となります。インピーダンスの大きさは、

です。この式でω→0とすると、

ω→∞では、

つまり、直流では入力インピーダンスは無限大に、高周波ではR+ZLになると言っています。

回路図Simulationから結果を確認する

今回の最初の回路図のSimulation結果を下の図に示します。

等価モデルで計算したとおり、高周波ではR+RLになっていますが、低周波では無限大にはなっていません(^_^;

今回のモデルでは順方向電流増幅率βを考慮していないためなのですが、そのモデルでの計算は結構面倒な予感がしますので、別の機会で実施したいと思います。

次回は、PLL関連について触れてみたいと思っています。

bookmark_borderエミッタフォロア(その2)

今回は「エミッタフォロア(その2)」です。

入力インピーダンスとか出力インピーダンスを計算する

前回はエミッタフォロアがピーキングを出すことを計算で求めてみました。今回はエミッタフォロアの入力インピーダンスとか出力インピーダンスを計算してみたいと思います。前回の回路と等価モデルを再び使います。

等価モデルを見る

この等価回路から以下の関係式が導き出せます。

回路の関係式を導く

これらを整理して、Veへの伝達関数を求めます。

となります。と、ここまでは前回と同じです。

エミッタフォロアの出力インピーダンスを求める

エミッタフォロアの出力インピーダンスを計算する上で、負荷のZLは不要なのでZL→∞とします。

出力インピーダンスとは、負荷電流が変化したときにどのくらいVeが変化するかという事なので、を求めればよいことになります。つまり

となります。ここで、を代入すると、

となります。インピーダンスの大きさは、

です。

この式でω→0とすると、

ω→∞では、

つまり、直流では出力インピーダンスはに、高周波ではRになると言っています。

出力インピーダンスの計算結果を回路図で確認する

今回の最初の回路図のSimulation結果を下の図に示します。

等価モデルで計算したとおり、低周波では、に、高周波ではRになっています(^_^)

エミッタフォロアは、出力インピーダンスが周波数と共に高くなってきます。つまり、インダクタと似ていますので、不用意にコンデンサをつけると”共振”が起こり、エミッタフォロアの伝達関数にピーキングが生じます。

これは、前回”エミッタフォロア(その1のやり直し)”で計算で求めましたが、その裏づけにもなっています。

次回は、今回使ったモデルや計算式(A)を使って、エミッタフォロアの入力インピーダンスを計算してみたいと思います。

bookmark_borderエミッタフォロア(その1-2)

今回は「エミッタフォロア(その1-2)」です。

エミッタフォロアがピーキングを出すことを計算で求める

エミッタフォロアは主にバッファとして使う便利な回路ですが、ときどきピーキングを出して(時には発振して)

僕らの頭を悩ませてくれます。特に負荷が容量性(コンデンサがついている)の時は危険度が増します。

前回は、計算の途中までしかできてなかったので、今回はそのやり直しをしたいと思います。

今回は少しモデルを簡単にしました(じゃないと計算力が足りず、解けそうにないです)

エミッタフォロアの周波数特性Simulationを見る

上の図は、エミッタフォロアの周波数特性をSimulationしたものですが、負荷容量を変えるとピーキングが発生します。

等価モデルを使って再説明する

その仕組みについて、等価モデル(下図)を使って説明してみたいと思います。

前回よりも楽にエミッタフォロアの関係式を計算で求める

この等価回路から以下の関係式が導き出せます。

これらを整理して、Veへの伝達関数を求めます。

となります。Vb => Veの利得を求めると、

ここで、 を代入すると、

となります(・・・前回よりだいぶ簡単になりました)。

利得の大きさは、

です。

補足:複素関数について

複素関数で、分子と分母の実部と虚部をそれぞれ2乗すると、大きさの2乗になります。

この式で、分母が最も小さくなるのは、なので、このときに利得は、

になります。

例えば、CL=Ci=10p、R=100Ω、gm=10mA/26mV=384mSの場合、

となって、トランジスタを使ったシミュレーションと一致します(・・・よかった(^_^;)

次回は、今回使ったモデルや計算式(A)を使って、エミッタフォロアの入力インピーダンスや出力インピーダンスを計算してみたいと思います。(美斉津)