今回は、DFFを安定して動作させるには、前の状態をラッチした後、D1Xが変化する”ようにすれば良い事をもう少し詳しく説明したいと思います。

前回の記事はこちらです。

DFFに入れるCLKのTr/Tfを遅くした波形を図 1に示します。

DFFの出力V(Q)の動作がおかしくなっています。クロックV(C)の立上がりだけではなく、立下りでも変化してしまっています。これは、スレーブラッチが正しく動作しなくなっているために起きている現象です。

スレーブがデータを取り込んで（図ではD1Xの“L”を取り込んで）、これをラッチする（32usecのちょっと前のCLKの立下り）事ができず、入力データD1Xの変化がそのまま出力Qに現れてしまっています。

問題の部分を拡大してみると・・・

図 2の拡大図を見ると分かるように、ほんの僅かですがD1Xの立ち上がりのほうが早くなっています。

本来の動作は、CLKの立下りの後、D1Xが変化しないといけないのですが、CLK波形のTr/Tfが遅くなったため順番が逆になってしまったのです。

D1Xの立ち上がりを遅くするためにマスターラッチ用のクロックを遅くしてみました。

これでうまくいくはずだったのですが・・・

残念ながら直っていません（T_T）。何で?と拡大してみると。。。

まだ、D1Xのほうが早く動いてしまっています。

単純なインバータで遅延を作ったのがまずかったようで、CLK2（遅らせたいCLK）の方が後ろにあるのですが、利得が高くなっているために先に動作してしまっています。

それならばという事で、更にインバータを追加してみます。

確かに、D1Xの方が遅くなっています。。。しかし、その差は500psec以下!！

実際の回路では寄生容量など回路図にはないデバイスの影響もあるので、このくらいの差はひっくり返ってしまうこともあります。

以上の様に入力CLKのTr/Tfが遅くなるとDFFは誤動作を起こしてしまうので、Tr/Tfに制限をつける必要があります。

次回は、入力データとクロックの位相関係について触れたいと思います。

Setsuo Misaizu

前回記事はこちら

今回は前回紹介したD-FF回路(図 1)の動作を説明したいと思います。

D-FF回路の動作

ラッチ内のASW(四角いブロック)の中は下の様になっていて、SW端子が‘H’でSWX端子が‘L’のときは、左側の列のTrがONし右側の列のTrがOFFするので、COM端子はA端子とつながります。逆にSW端子が‘L’でSWX端子が‘H’のときは、COM端子はB端子につながります。

ラッチ内のINV(三角のブロック)はインバータです。

図 1と図 3を使ってマスターラッチの動作から説明します。結構複雑な動きをします(汗)。

マスターラッチの動作

(A)CLKが‘L’の時(つまり、CLKXが‘H’の時)：

ASWの端子Aと端子COMが接続し、入力Dが回路内に取り込まれます。

このときD1,D1X,D1XXの状態が変化し、ASWの端子COMからインバータを

2個経由した端子B(つまり、D1XX)は、端子A(つまり入力D)と同じ論理になっています。

(B)CLKが‘H’の時(つまり、CLKXが‘L’の時)：

ASWの端子Bと端子COMが接続し、前の状態をラッチします。

つまりD1、D1X、D1XXの正帰還状態となります。

この間、ASWの端子A(つまり入力D)が変化しても、ラッチ回路内は影響を受けません。

続いて図 1と図 4を使ってスレーブラッチの動作を説明します。

スレーブラッチの動作

（マスターラッチとはCLKの接続が逆になっている事に注意して下さい）

(C)CLKが‘H’の時(つまり、CLKXが‘L’の時)：

ASWの端子Aと端子COMが接続し、入力D1Xが回路内に取り込まれます。

このときD2X,D2XX,D2XXXの状態が変化し、ASWの端子COMからインバータを

2個経由した端子B(つまり、D2XXX)は、端子A(つまり入力D)と同じ論理になっています。

(D)CLKが‘L’の時(つまり、CLKXが‘H’の時)：

ASWの端子Bと端子COMが接続し、前の状態をラッチします。

このときはD2X,D2XX,D2XXXの正帰還状態となります。

この間、ASWの端子A(つまり入力D)が変化しても、ラッチ回路内は影響を受けません。

実はこの(D)になる時が一番危険な時なのです。

なぜかというと、“前の状態をラッチする”と“D1Xの変化”がほぼ同時に行われているからです。

安全にするには“前の状態をラッチした後、D1Xが変化する”ようにすれば良いので、

CLKの順番で言うと、

“スレーブラッチのCLKの立下り（CLKXの立ち上がり）の後、マスターラッチのCLKが立下る（CLKXが立ち上がる）”

となります。つまり、スレーブラッチのCLKがいつも早くなるようにしておけば良い事になります。

しかし、実際にはそう単純にはいかない事情があります。

次回はこのあたりをもう少し詳しく紹介したいと思います。

Setsuo Misaizu

今回から何回かに分けて、フリップフロップ(FF)について紹介していきたいと思います。以前のブログに“メタステーブル”と書きましたが、この単語もフリップフロップの紹介の中で説明できたらと思います。

FFというとデジタル回路という感覚をお持ちの方も多いと思いますが、その中では非常に高度なアナログ的な動作が行われています。FFは信号の”1”,”0″を記憶することができるので、カウンターやシーケンス回路などあらゆるデジタル回路に使われています。

FFの基本はラッチ(latch)回路です。単語の意味は“掛け金”で、一度カチッとさしたら抜けなくなる仕組みのことです。これを電気回路では”正帰還“をかけて実現しています。

一番簡単なラッチはOR回路の出力を入力に戻して正帰還をかける回路(図 1)です。ORなので一旦出力が”1“に成ってしまうとそのまま元にはもどらず、この状態のままとなります。実際に回路ではこのままでは使えないので元に戻すリセット回路(図 2の左)を追加します。

AND回路やOR回路で構成した回路と同じ動作をNAND回路で構成して、トランジスタ数を少なくした回路が図 2の右です。動作は図 3の様になります。この回路はSetとResetの動作をするのでSRラッチと呼んでいます。

このSRラッチを応用して入力したデータを保持する様にしたDラッチという回路(図 4)があります。

この回路はSTB(ストローブ)信号が“1”の時間は、入力DINがそのまま出力OUTに現れて、STBを“0”にするとその状態を保持する回路です。しかし、STB=”1“のときは入力信号が変化すると出力も変化してしまい、いろいろと問題が発生します(したのだと思います)。

そこで出てきたのが、D-FF回路(図 5)です（やっと本題にたどり着きました）。

この回路はトランスファーゲートを使ったラッチ回路を2段直列につないだ構成になっていて、前段をマスターラッチ、後段をスレーブラッチと呼びます。この回路はクロックのエッジのみ動作し、一旦ラッチがかかると図 4のDラッチ回路みたいに入力が変化しても出力は変化しません。したがって、クロックのエッジの瞬間の入力状態を保持することができます(図 6)。これにSET,RESET機能をつけたものが最も多く使われているのではないでしょうか。

次回はこのD-FFの動作についてもうちょっと詳しく紹介したいと思います。

Setsuo Misaizu