ディー・クルー・テクノロジーズ Blog

bookmark_borderBGR(Band Gap Reference)(5)

前回はとトランジスタのオフセット電圧が引き起こす問題について紹介しました。

今日は、その対策について触れたいと思います。

オフセット電圧のためループが誤った動作点に収束し、BGR電圧が起動できなくなることを防止するためには、スタートアップ回路が必要になります。

図1

スタートアップ回路はBGR電圧(VBGR)を監視していて、電圧が低いと(つまり、起動できていないと)何らかの方法で、ループが誤った動作点に収束しないようにする回路です。

誤った収束点ではBGR電圧は0.5V程度の非常に低い値となります(前回BLOG参照)。ここに収束しないように強制的に電流を流してやり、オフセット電圧を打ち消せるだけの差電圧がVaとVbに発生するようにしてやります。

図 1ではM9とM10で構成するインバータがBGR電圧を監視していて、閾値(M9とM10のL/Wで調整しています)以下の時はインバータ出力電圧Vstが高くなり、M8に電流が流れます。この電流はPchのゲート電圧を下げ、M6の吐き出し電流を増やし、BGR基準部に流れる電流を増やします。

ここまでくれば、後は圧縮アンプが自動的に正しい収束点まで導いてくれます。

きちんとBGR電圧が起動できた後は、強制的に流していた電流は不要となるので、オフさせます。

図 1でM9とM10で構成するインバータの閾値よりBGR電圧が高くなると、インバータ出力電圧Vstが低くなり、M8に流れていた電流がオフします。

図2

スタートアップ回路に依って、前回のBLOGではBGR電圧が起動できなかった、-5mV、-4mV、-3mVもきちんと起動できるようになりました。

スタートアップ回路には、いくつかの別の方法があります。

BGR電圧を直接監視しないで基準部に流れる電流を監視するものや、強制的に電流を流すのではなく、電圧を強制的に動かすものなど色々あるのですが、

  • BGRの起動がきちんと監視できるか
  • 強制的に流す電流は十分か(圧縮アンプに負けないか)
  • 起動後はオフできているか

がスタートアップ回路設計上のポイントと思います。

BGRに関しては今回でひとまず終わりにしたいと思います。

bookmark_borderBGR (Band Gap Reference) (4)

今日はとトランジスタのオフセットが引き起こす問題について紹介したいと思います。

物を作るときには必ず製造上のバラツキが発生します。

(コピーすれば同じものが2つ出来ますが、これはデジタル化しているから同じといえるのであって、この世にまったく同じものはないと思っています)

バラツキは回路の特性を大きく変えますが、差動増幅器で特に気をつけないといけないのは入力段トランジスタに発生する“相対バラツキ”です。

図1

これらの製造上のバラツキは、“モンテカルロ解析”でシミュレーションすることが出来ますが、上の図のようにシミュレーション用に電圧源を追加することで簡易的に確認出来ます。

図 2はオフセット電圧をパラメータにして、電源をゆっくり起動したときの様子です。

図2

オフセット電圧が、-2mVより低いときはきちんとBGR電圧が起動できていません。

CMOSトランジスタのVthには5mV程度のオフセットが普通に発生しますので、このまま作ってしまうと半分近くのデバイスはBGR電圧が起動出来ずに不良となってしまいます。

オフセットがあるとなぜ起動できないかというと・・・

図3

BGRの基準部分にオフセットつけた回路だけのシミュレーションをしてみると分かります。

(オフセットはアンプの入力段のトランジスタに発生するのですが、等価的に基準部にオフセットが発生し、アンプは理想的に出来ているとしたほうが、わかり易いです)

図4

VBGRに電圧を加えたときに各部の特性は上の図の様になっていて、VaaとVbが等しくなる点で収束します。(VaaとVbが等しくなるようにアンプはVBGRを制御します)

VaaとVbの差電圧をプロットすると図 5の様になります。

図5

(オフセット電圧Vofを-5mVから+5mVまで1mV刻みの変化させた結果です)

期待している動作は、横軸が1.2V付近に収束する(差電圧=0となる)わけですが、0.5V付近にも差電圧=0となる収束点があります。Vofが正であれば誤った収束点は発生しないのですが、負の場合に発生します。

こちらに収束してしまうとBGRが起動できない事となってしまいます。

次回は、この誤った収束を起こさないようにするための対策(スタートアップ回路)を紹介したいと思います。

bookmark_borderBGR (Band Gap Reference) (3)

BGR(2) からの続きです。今日はBGR(Band Gap Reference)をその周辺回路も含めて紹介します。図1にBGR回路の基準部とアンプ部を示します。

図1

基準部は前回のBLOGで使ったものと同じで、アンプ部はVaとVbが等しくなるようにVBGRを制御します。

BGRの基準部の電位V1,Vbが約0.8VでGNDに近いので、電流源のスペースを確保しやすいPchを入力段を使うことが多いです。

図2

Vgp端子からGNDにむけて10uAの電流源をつけて、温度を0,25,50,75℃とパラメータにして、電源VDDを起動して時の様子です。

電源が変わっても、Vbgrはほとんど動いていません。

温度が0~75℃変わっても1.18207-1.1815=0.00057Vの変動なので・・・6.4ppm!

ちょっとよく出来すぎました(汗)

図3

上の波形は、電源を0.1usecで起動したときのもので、丸印の所にリンギングが見えます。

このままでは発振してしまう可能性もありますので、アンプに位相補償用のコンデンサ(図 1のC0)を入れます。

図4

C0=2pFとした結果をが上の図になります。リンギングが解消されて安定して起動できていることがわかります。

BGR回路は負帰還回路なので、ループの安定度を確認しておく必要があります。

そのためにはClose LoopをOpenにして、一巡伝達特性を(ぞくにμβって言います)見る必要があるのですが、上のように電源起動の様子を見ることで簡易的にループが安定しているかを確認できます。

図5

上の図はAC解析の結果です。VDDを信号源にして電源が揺すられた時に、VBGRがどれだけ揺すられるかを見ています。100KHzくらいまでは-70dBなので・・・1/3000に電源のゆれを小さくできていますが、周波数が高くなると徐々に電源の影響が出てきて、100MEGHzでは1/10にしか電源のゆれを圧縮できていません。

BGR出力にどのような性能を求めるのか、電源VDDがどのようなゆれ方をするのかに依りますが、場合によってはVBGR出力にコンデンサを追加する場合もあります。

これでBGR回路の紹介は終わりです、と言いたい所ですが重要な説明が抜けていました。

それは、“オフセット電圧の影響“です。

次回は、トランジスタのオフセット引き起こすBGR回路の問題と、その対策について紹介したいと思います。

bookmark_borderBGR (Band Gap Reference) (2)

今日は引き続きBGR(Band Gap Reference)を紹介したいと思います。

図1 BGR

図1は前回のBGRの基本部分に抵抗R1,R2を追加したものです。VBGR電圧を変化させると、右のグラフのようにVa,Vbが動きます。前回はVa,Vbに電流源を印加しましたが、今回は簡易的に抵抗を使いました。

右のグラフのVaとVbが等しくなるようにVBGRを制御します。

図2

制御には電圧制御電流源G0を使います。(電圧源で制御も出来ますが、具体的な回路にするときにPchに置き換えやすいので)この回路をサブサーキットにして、1KΩ野抵抗入れて電源V0を起動したときに様子は次の様になります。

図3

電源VCCが変化してもVBGRは1.2V付近で安定しているのが分かると思います。また温度が変化してもVBGRは動いていない事もわかるかと思います。

次回は、電圧依存電流源を実際の回路に置き換えた場合とスタートアップ回路について紹介したいと思います。

bookmark_borderBGR(Band Gap Reference) (1)

今日は電源などに広く使われているBGR(Band Gap Reference)について今回は触れてみたいと思います。

Band Gapと言われても、Bandとは? 何と何のGap?などの疑問が出てきますが、その辺りの歴史は良く知りません。ただ、Referenceと言うことから”基準“であることに間違いはないです。

基準電圧を作るには電源電圧を使う(抵抗で分圧して欲しい電圧を作る)のが一番簡単なのですが、電源電圧が変化すると、基準電圧も変わってしまいます。

回路設計をしていると、コンパレータの閾値や電流源の電流値など、電源が変化しても変って欲しくない値が必要になってきます。

こういった値を回路の中で作るには基準となるものが必要で、BGRが良く使われます。

図1 BGR

BGRを作っているのは図 1にかいた2つのダイオードと抵抗です。

特徴的なのは、抵抗が付いている側のダイオードは並列なのですが、抵抗がないほうは1つです。

この回路のVa,Vbに同じ電流を流した時に、Va,Vbの電圧を見て見ると、次のようになります。

図2

ダイオードしか付いていないVa(緑の線)はあまり傾斜が無く比較的平らになります。(つまり、電流が流れてもあまり電圧は変化しません)。一方で抵抗が付いているVb(オレンジの線)は傾斜を持っています。(抵抗があるので、電流が増えれば電圧も増えます)。

このVaとVbの交わる点(縦の赤いカーソル)がBGR電圧を作り出しているのです。

つまり、この交点となる電流は温度と抵抗値のみで決まっていて、電源電圧とは全く無関係なのです。計算式を使って説明しないと納得できない方もいると思いますので、やってみます。ダイオードの順方向電圧Vfと順方向電流Ifの関係式は、

で表されて変形すると

 となります。図 1の回路に当てはめると、

注)右側のダイオードは並列にm個並んでいるので、一個当たりに流れる電流はIb/mと成ります。

このVaとVbが等しくなる点の電流を計算すると、

と成りますが、逆飽和電流:Isは通常1e-15などと非常に小さな値をとるので、Ia>>Is、Ib>>Isから

と近似できます。更にIa=Ib=Ifとすると、

を得ることが出来ます・・・VtとRbgrと定数しか残っていないです。

この式の凄い所は「電源電圧や電流がどこにも入っていない!」ことです。つまり、電流Ifは電源電圧や電源電流とは無関係に決まると言うことです。

この電流Ifに抵抗Rcを付けた時に発生する電圧Vcは、

と成って、電源電圧とは全く無関係で、抵抗比と定数Ln(m)とVt(つまり温度)に依存する電圧を作り出すことが出来ます。

更にVtに依存する部分、つまり温度をキャンセルできれば、温度、電源電圧、素子の絶対値バラツキとは全く無関係な電圧を作り出すことが出来ます。

次回は、VaとVbを一致させる回路を含めて、BGR回路全体を紹介したいと思います。

bookmark_borderシステムLSIの低消費電力化技術(6)  

昨今はチャージリサイクリングによる低消費電力化の研究が活発です。その1つを今日はお話します。

チャージリサイクリングでViを下げる

以前の記事で解説した数式を1つ思い出していただきたいのですが、CMOSLSIの消費電力の算出で、Pcは(1)「C・Vi・Ve・f」もしくは(2)「C・Ve2・f」で表されます、と申し上げました。このうちViを、「チャージリサイクリング」と呼ばれる低消費電力化を図る技術についてご紹介します。

チャージリサイクリング技術とは?


ブログをご覧の皆様には基本的レベルの事ですが、重要なのであえて申し上げますと、LSIの内部ノードは、演算動作に応じてVeと0の間を遷移します。内部ノードを、0→Veにする時は電源から所定のノードへ電荷を供給し、Ve→0にする時はノードの電荷をGNDへ引き抜いています。

演算動作中、演算を実施しているノードと、これから演算を開始するノードがLSI内で同時に存在します。すなわち“Ve”へ充電したいノードと“0”へ放電したいノードが混在する。ということが頻発します。この状態でノード毎に充放電すれば、当たり前ですが消費電力量は増えますね。

チャージリサイクリングとは、あるノードをVe→0にする時、その電荷をすべてGNDへ捨てるのはもったいないので、電荷の一部を0→Veにしたい別ノードへ渡して再利用する技術なのです。

なんとも賢い方法ですね。原理図を示します。

図16 チャージリサイクリング技術(原理図)

チャージリサイクリングのメカニズム


メカニズムを簡単に説明します。

ノード[A]、[B]を各々Ve→0、0→Veにする場合、t1のタイミングでS1をONさせ電荷分配によってノード[A]および[B]をVe/2にします。次いでt2のタイミングでS2(GND側スイッチ)、S3(電源側スイッチ)をONし、ノード[A]、[B]を各々目標のVe/2→0、Ve/2→Veにします。この過程において、ノード[A]の放電する電荷の1/2はノード[B]を充電するために再利用されている。このチャージリサイクリング技術によって、消費電力を1/2に低減する事ができるわけです。

チャージリサイクリング技術の強誘電体メモリ応用例

さらに、図17にこの技術を強誘電体メモリ(FeRAM)へと応用した事例を示します。従来強誘電体メモリは、セルプレート線に容量値の大きい強誘電体メモリセルが接続されており、その充放電時の消費電力が大きな問題でした。

図17 強誘電体メモリ(FeRAM)への応用事例

メモリアクセスによってセルプレート選択線CP1=“1”(選択)からCP2=“1”へ切り換えるとき、まず、電荷回収用容量線CP0とCP1をSW1によってONさせ、CP1とCP0とを電荷分配させる。この時、CP1の電荷の一部がCP0へと転送されます。次にCP0とCP2をSW2によってONさせると、CP0の電荷の一部がCP2へ転送されます。
すなわち、放電すべきCP1の電荷の一部が、スイッチドキャパシタ動作によってCP1→CP0→CP2のパスで、充電すべきCP2で再利用することができるのですね。この時 CPn/CP0値を最適化すれば、およそ50%近い電荷再利用効率を得る事ができた、という事例になります。

「容量の充放電」がポイント

ポイントは、CMOSLSIで使われる電力のほとんどが「容量の充放電」で費やされている事実です。ですから、チャージリサイクリングのような「容量の充放電」をコントロールする技術は低消費電力化において重要な技術です。言い換えるなら、LSI回路設計における低消費電力化とは「ある大きな容量のノードを放電する時、その電荷をどこか他のノードに利用できないか?」が本質といっても過言ではありません。(その解決策を考えるのがLSI技術者の面白いところでもありますね)

さて、システムLSIの低消費電力化技術についてはひとまず終え、次はDVFSについてご紹介できればと思います。

bookmark_borderシステムLSIの低消費電力化技術(5)

今日はアルゴリズムの工夫による低消費電力化についてです。

動画処理の世界では、動画をフレームで記録する際に、データ線の遷移確率を減らすデータ表現等が次々に発表されていきました。今日は私が以前映像録画機器で用いた事例として「符号付き絶対値表現」を用いた低消費電力化手法を紹介いたします。

ビデオ信号のフレーム差分データ処理

記録中の映像フレームで、絵の一部が動いたか、そうではないか、をLSIで検出処理する場合、現在のフレームと1フレーム前とのビデオ信号の差を判別する処理が必要となります。15図で示した通り、この時必要なフレーム差分データは、一般に大きな容量ノードであるバスラインあるいはチップ外へ出力されることが多いので、消費電力が大きくなりがちです。またビデオ信号はフレーム間の相関が大きく、差分処理の出力が、「少し大きい」あるいは「少し小さい」値となる場合が多いです。

デジタルデータで処理する場合、通常「2の補数」で表現します。図15にも示しましたが、1サンプルごとにMSBからLSBまで表現する場合、ほとんどのビットが赤数字で示したようにデータ遷移してしまいます。このビットのデータ遷移=電力消費の発生ですから、大きな電力消費をしていることになります。

図15 符号付き絶対値表現による低電力化

符号付き絶対値表現

これに対し図15の中央のように「符号付き絶対値表現」を用いますと、この仕組みでは専用の符号ビットを持たせていますので、符号ビット自身は頻繁にデータ遷移しますが、一方で絶対値データ値のビット(LSB近傍を除く)はほとんどデータ遷移しません。データ遷移がなければ電力消費しないので、「符号付き絶対値表現」を用いると、データバスやLSIチップ間配線の様な(消費電力が大きくなる)大容量ノードでのデータ遷移の確率を減らすので、十分な低消費電力化が見込めます。

この方法によって、世の中のビデオカメラの画像信号のフレーム間処理や、水平走査線間処理等の相関の大きな信号処理の低消費電力化に成功するなど、家庭録画機器の低消費電力化と性能アップに特に有効な手法となりました。

次はチャージリサイクリングによる低消費電力化について、ご紹介します。

bookmark_borderシステムLSIの低消費電力化技術(4)

今日は、アーキテクチャの工夫による低消費電力化の方法です。

アーキテクチャの工夫による低消費電力化の方法として、並列処理、パイプライン処理が従来よりある処理技術として有名です。

並列処理

そのうちの1つ、並列処理の概略図を(図14)に示します。例えば、ある演算器を2つ並列に配置します。この配置ですと演算機1つの場合と比較して、同一スループットに対して演算サイクルタイムを2倍に広げる事ができます。という事は動作周波数を1/2に下げられるので、電源電圧Veを約1/3にする低消費電力化が図れることになります。 

 ただしデメリットもあります。並列2系統の回路が必要ですから、当然ながらチップ面積が大きくなりますので、システムLSIのコスト(またはチップサイズ)と消費電力とはトレードオフの関係になりますので、並列処理はとにかく低消費電力を重視する製品向けのLSIに適した方式であると言えます。

図14 並列処理

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この記事では、システムLSIの低消費電力化技術の1つとして、一世を風靡した8ミリビデオ・カムコーダ用に開発したDRAM混載SoCについてお話します。

8ミリビデオカムコーダとは?

使ったご経験がある方おられると思いますが、個人がテープに録画記録するビデオカメラで、運動会で活躍するお子さんをこぞって撮影するお父さんたち、旅行先で動画撮影のために持ち歩く旅行スタイルなど、当時の生活の楽しみ方を根本から変える画期的製品でした。持ち歩いて長時間撮影したいと、より軽量かつ小型なカムコーダを市場から求められましたので、それを実現するための技術開発が行われました。

当時のマルチメディア画像処理の仕組み

画像処理を中心としたマルチメディア信号処理では、大容量メモリ(フレームメモリ)とロジックとの信号のやりとりが特に頻繁になります。

図12 NR+TBCシステム

カムコーダでは画像処理のために、「ノイズ・リデューサ+タイム・ベース・コレクタ」略してNR+TBCシステム(図12)を用いていました。入力であるVTR(録画映像)のPB信号は、録画テープを回転させるドラムの回転ムラ等に起因した時間的な「ゆらぎ」、Δfジッターを持っています。映像をきれいに残すためにはSN比の向上を図るNRが重要で、これを実現する為に「ジッターを持った」1フレーム前の信号との相関を利用します。これがNR+TBCシステムです。

1フレーム前の相関を利用するためにはフレームメモリからTBCされたジッターの無い信号を出力する必要があります。しかし、各々8ビットのビデオ・データともなると、NR+TBCの処理だけでも、メモリとロジックとで、24本のデータラインが13.5MHzのサンプリング・レートで結ばれることになり、消費電力が高くなってしまいます。

ロジック+DRAM混載のSoCの必要性

当時はフレームメモリ(DRAM)とロジックとは別チップであり、その場合ピン間容量が大きく、消費電力の点で、携帯用機器としては大きな問題でした。通常LSIのブロック内、ブロック間、チップ間の配線部分の容量比率は、おおよそ1:10:100(図13)であり、ここまでのピン間容量比率であればもう信号処理ロジックとフレームメモリとを同一チップに入れる方が、消費電力的に圧倒的に有利です。そういう経緯から、ロジックとDRAMを混載した「システム・オン・チップ」(SoC)の新規技術開発およびその実現プロセスが必要となったのです。

図13 DRAM混載による消費電力削減

これから先のマルチメディア信号処理

今回はDRAM混載による消費電力削減の重要性について、お伝えしました。その後ビデオ撮影のできる製品は携帯電話、スマホな高解像度で撮影できる製品は増えましたが、これから先の画像処理においても、さらなる高解像度化への要求は続くはずです。特に画像圧縮/伸長、画像認識、3次元グラフィックス等が主役となるマルチメディア信号処理では、今後もメモリ中心の処理が避けられないはずです。こうしたことからも、DRAMプロセスをコアとしたDRAM・ASIC混載プロセス技術が今後重要になるのではないかと想定しています。

次は、低消費電力化を実現するアーキテクチャの工夫について、書きたいと思います。

bookmark_borderシステムLSIの低消費電力化技術(2)

こんにちは。今日はDRAM,SRAM, フラッシュメモリなどの低消費電力化についてお伝えします。

活性化領域の最小化技術とは?

DRAM、SRAM、フラッシュメモリ等のメモリでは、ワード線およびビット線分割によるアレー分割によって、その空間的活性化領域を低減し、低消費電力化を図っています。携帯機器等に使用されるプロセッサでは、プロセッサを構成する各機能ブロックへのクロックの供給を必要に応じて断続的にコントロールするパワーマネジメントによって低消費電力化を図っています。こうした活性化領域の最小化技術について説明します。

ワード線分割

ワード線分割の原理を図9※に示します。ワード線を分割してN個のサブアレーに分ける事により、1本のワード線に接続されるセル数を1/Nに減らします。1個のサブアレーのみが活性化されるので、低消費電力化が図れます。 

※原理を示したもので、現在実践されるワード線分割は多様化しています。

図9 ワード線分割方式

フラッシュメモリのプログラム動作時の様に高電圧パルスが必要な場合は、上図の副ローデコーダに増幅器の役割も担わせて、高電圧系の活性化領域を減らし低消費電力化を図る事もできる。ビット線についても同様に階層化する事により、同様の効果が得られます。

選択的ビット線プリチャージ

選択的ビット線プリチャージは、ASICにおけるRAMやROM等で用いられている技術で、その原理を図10に示します。

図10 選択的ビット線プリチャージ

本方式のコンセプトは読み出し動作において選択されたビット線のみプリチャージして、低消費電力化を図る事です。プリチャージはカラムスイッチを介してセンスアンプ側から行います。読み出し動作で選択されていないビット線は、カラムスイッチが閉じているため、プリチャージされず、活性化領域の最小化=低消費電力化が図れます。

以前に画像処理に使うMPEG2ビデオコーデックLSIを開発したことがありますが、従来版ではLSIの全消費電力の2/3をデュアルポートRAMが占めていたのですが、この選択的ビット線プリチャージ方式を用いる事によって、RAMの消費電力を1/3以下にする事に成功し、600mWという低消費電力のMPEG2ビデオコーデックチップを実現したことがあります。

バス分割

現在のMPUやDSPでは、そのメインバスがチップ全体に及んでおり、より大きな容量値を持っていることが多いです。こうしたチップではDCTやディジタル・フィルタ等の処理を行う時、積和演算がくり返し行われますが、この積和演算はALU及び乗算器とレジスタとのデータのやりとりが頻繁で、しかもそれをメインバスを介して行うため、大きな容量ノードであるメインバスの活性化率が上がってしまい、消費電力的に問題となっておりました。その解決策であるバス分割を図11に示します。

図11 バス分割

バス分割では、あたかも得意な機能の異なる右脳と左脳を脳梁で分けるように、積和演算を行うアクセスが頻繁な「演算系」とアクセス頻度が高くない「周辺系」とを分割する事によって低消費電力化が図られています。

次に、DRAM混載SOCについて事例を折り混ぜながら解説していこうと思います。