僕はPLLの特徴は”時間を扱う”ことだと思っています。

時間を扱うと言う事は・・・リミッタ（制限）が無いとも言えます。電圧や電流なら普通は電源が供給できる範囲を超えた状態にはならないので、上限/下限があります。しかし、時間には上限も下限もありませんし、制限をかけようも無いのです。

なので、周波数差や時間差などの時間を電圧に変換する位相比較器は、なにかタイムマシーンのような特別な回路の様に思えます。位相比較器の話は別に機会にすることにして、今回は”ジッタ”について触れてみたいと思います。

PLLを設計すると”ジッタ(Jitter）”と言う単語を必ず目にします。この単語の英語の意味は･･･”神経質に振る舞う、イライラする”です。ジッタはPLL回路の色々なトラブルの原因になる事が多いので、ジッタと聞くと神経質にもなるし、イライラもしますが、電気用語での意味は”時間軸の雑音”と考えて良いと思います。

例えば、1MHzの発振器は1usec毎に1周期を繰り返し正弦波やパルスを出力しますが、この周期が1.1usecに成ったり、0.95usecになったりと出力するたびに間隔が異なることが、ジッタです。ジッタは雑音なのでジッタが全く無い信号はこの世にはありえません･･･もしあるとすれば、世界標準時を決める原子時計のパルスはジッタが無い（と決めた）と言えます。

雑音が大きくなると問題が起きるのが世の常で、ジッタも大きくなると問題を引き起こします。

S/N設計をするのと同じように、ジッタもきちんと設計しないとトラブルが発生します。

PLLのジッタに関連する機能は、大きく分けて2つに分かれます。それは、

(1)ジッタの少ないクロックを広い周波数帯で出力する事（シンセサイザー）
(2)ジッタだらけのクロックをきれいなクロックにして出力する事（ジッタクリーナー）

の2点だと思います。まずは、(1)についてです。

実は、PLLに不可欠な電圧制御発振器(VCO)は大きなジッタ源なのです。

VCOの制御信号に雑音があれば、その雑音に応じて周波数が変化し、周波数が変化するということは周期が変わるのでジッタになります。制御信号に全く雑音が無くても発振器のトランジスタや抵抗などから様々な雑音が出ているので、これらが周波数に変換されてジッタになって出力されます。VCOの感度（電圧 => 周波数の変換効率）が高いほど出てくるジッタも多く、出来るだけ広い周波数範囲を一つのVCOでカバーしようとした時には、ジッタも多くなることを覚悟する必要があります。ジッタの大きな特徴は、ほっておくとどんどん増えるって事です。

例えば、周波数が1Hzずれた場合0.1sec後には36°ずれ、0.2sec後には72°位相がずれてしまいます。”周波数(差)を時間で積分すると位相(差)になる”ので、周波数がちょっとでもずれていると、時間経過と共に位相ずれ（つまりジッタ）が増加します。

VCOのジッタを減らすには、ジッタを検出して”正しい位置”に”すばやく”戻す必要があります。

“正しい位置”は基準信号としてPLLに入力されます。これに使うのが水晶を使ったVCXOです。

この発振器は水晶に電圧をかけて固有振動数を取り出しているため、非常に周波数が安定していてジッタが少ないです。しかし、周波数の可変範囲が狭いため色んな周波数では使えません。

このジッタの少ないVCXOを基準としてPLL回路を構成し、VCOのジッタを補正すれば、広い周波数範囲でジッタの少ない信号を取り出すことが出来るようになります。

“すばやく”戻すにはPLLの応答速度を早くする必要があります。

ジッタはほっておくとどんどん増えるので、低い周波数の方(周期が長いほど)その量が多い事になります。PLLの応答が間に合う周波数であれば、基準からずれた位相を基準に合わせる事ができるので、ジッタが無くなる事になります。

PLLの応答速度は、オープンループ特性（PLL(その2)を参照ください）の利得が0dBとなる周波数とほぼ同じになります。上の図では1MHzなので、1MHzより遅いジッタが修正できることになり、その分のジッタはVCO出力からは無くなる事になります。

次回は、ビヘイビアモデルを使って応答速度とジッタの量の関係を確認してみたいと思います。（美斉津）

今回は「PLL（その３）」です。

前回はパーツ（位相比較器、VCO）をビヘイビアモデルでモデル化し、PLL全体の周波数特性や過渡解析の例を紹介しました。

今回は、PLL特有に問題（キャプチャーレンジなど）に振れたいと思います。

実験室で”PLLがロックしない”といった叫びを聴いたことがあるでしょうか？僕は何度も叫びました。

では、なぜPLLがロックできないかと言うとそれば「位相比較器に入力される2つに信号の周波数差にフィルタが応答できない」からです。

別の言葉で言うと、周波数差がキャプチャーレンジより大きいとPLLは引き込めなくなってしまいます。

PLLに関する文献は山ほどあるので、キャプチャーレンジの計算は文献にまかせて、PLLが引き込めていない時には何が起きているのかを今までのビヘイビアモデルを使って調べてみたいと思います。

前回のVCOとPLL回路を今回も使います。回路定数も前回と同じで先ずは、

.param r0=510 r1=10k c0=1n r2=1k c1=10pとします。

この回路定数だと位相余裕も十分だし、入力する周波数frを9,10,11MHzとした場合のどれでも1.5usec程度で引き込めている事が過渡解析で分かります。

では、フィルタ時定数を変更（注1）してゲイン特性が0dBとなる周波数を1桁遅くした時にどうなるか調べてみると････

注1).param r0=510 r1=1k c0=100n r2=1k c1=100p

位相余裕などは十分取れているので問題は無いのですが、過渡解析は”PLLがロックしない”と叫んでいます！

フィルタの時定数を変更したことで、位相比較器のビート信号(差周波数で振動する)をVCOに伝達できず、VCO制御電圧が十分振れずにVCO出力周波数が目標周波数に到達できないために、PLLが引き込めなくなってしまっています。

PLLを使ってジッタを抑圧する時にはPLLの帯域は狭いほう都合がいいので、ゲイン特性が0dBとなる周波数をなるべく低く設定しようとします････そして、上のように罠にはまってしまうのです。

あらゆる電子回路で使われているPLLですが、確実に動く設計をするにはAC解析だけでは不十分で、必ず過渡解析が必要になります。しかし実際の回路をそのまま過渡解析に使っていたら莫大な時間が必要になり、非現実的です。そんな時に便利なビヘイビアモデルを紹介しました。

次回はエミッタ接地やソース接地の増幅器についての予定です。（美斉津）

今回は「PLL（その２）」です。

前回はPLLに不可欠な位相比較器をビヘイビアモデルを使ってモデル化しました。

今回は、電圧制御発振器(VCO)をモデル化してPLL全体の動作を、位相や周波数を分かりやすい電圧に置き換えてPLLを説明してみたいと思います。

PLLは、位相比較器、フィルタ＋チャージポンプ、電圧(または電流)制御発信器、分周器の4つの要素で作る事ができます。

（チャージポンプや分周器はPLLの性能や機能を高めるための回路で、PLLに必須の回路ではありません。）

VCOも位相比較器と同じように1MHz＝1Vと定義して等価モデルを作ります。こちらは、位相比較器より簡単に電圧制御電圧源(VCVS)のみモデル化できます。

.param fo=10

.param dfp=’0.1/3.3′

.param Kv=’1/(2*dfp)’

.param Vref=1.65

e0 out 0 Value=fo*(2/(exp((Vref-v(vc))/Kv)+1))

周波数（１MHｚ）を電圧（1V）で表現すればよいので好みの計算式を入れるだけです。

上の例では自然対数を使って、Vcに1.65Vを与えた時に10MHz（10V）が、Vc＝0～3.3Vと変えると周波数は9.5～10.5MHzと変化するようにパラメータを設定しています（下図参照）。

続いて前回の位相比較器（PC）と合わせて、PLL全体をシミュレーションしてみます。

今回のVCOと前回のPD（位相比較器）をサブサーキットにして、ラグリードフィルタ（R0,R1,C0）と利得100dBの圧縮アンプ（E0）、VCOの制御電圧の雑音除去用に１次のLPF(R2,C1)で構成しています。R3はオープンループ特性などをシミュレーションするときに都合が良いので、入れていますが、実際には0Ωにします。

PDの出力PhもVCOの制御Vciも電圧なので、実際にPLLに使う回路をそのまま使ってシミュレーションが出来るところが都合いいところです。

R3をOPENにしてシミュレーションしたオープンループ特性を上図に示します。利得特性（赤線）が0dBとなる周波数（1MHz）の位相が85°であることから、十分な位相余裕が確保できています。このときの各部品の定数は下記に通りです。

.param r0=510 r1=10k c0=1n

.param r2=1k c1=10p

このままR3をSHORTにして、過渡解析を実施した結果を下図に示します。

2usecでレファレンス周波数（FR）を10MHz => 11MHzと変えたときの過渡解析です。約1uscで安定して収束しています。

PLLは時間に関連する操作をする回路なので理解しにくいし、実際の回路のまま過渡解析をすると時間がかかる嫌な回路なのですが、電圧制御発振器（VCO）と位相比較器（PD）の扱う周波数や位相をビヘイビアモデルで電圧に置き換えることで、解析時間も短くなるし、理解も簡単になると思います。

次回は、PLL特有の特性（ロックレンジやシーズインレンジなど引き込みに関する特性）を今回のモデルを使って説明したいと思います。（美斉津）

今回は「PLL（１）」です。

PLLはPhase Locked Loopの略なので、位相がロック(つまり固定した)ループなのです。あらゆる電子器機や機械などPLLを使わない物は無いと言って良いくらい使われています。その基本的な仕組みを何回かに分けて紹介したいと思います。

ループって名前がついていることから、PLLはネガティブフィードバックループ（負帰還）の回路方式です。

Phase,つまり位相を固定（Lock）するためのフィードバック回路です。

普通の負帰還回路と何が違うのかというと、扱う対象が”位相”という時間軸のパラメータを扱うことです。

電圧や電流をある基準に合わせる事は想像しやすいですが、位相をある”基準の位相”に合わせる事は想像するのが難しいのではないかと思います。位相や周波数を分かりやすい電圧に置き換えてPLLを説明してみたいと思います。

PLLは、位相比較器、フィルタ＋チャージポンプ、電圧(または電流)制御発信器、分周器の4つの要素で作る事ができます。

（チャージポンプや分周器はPLLの性能や機能を高めるための回路で、PLLに必須の回路ではありません。）

要素間の接続は上の図のようなのですが、問題なのはその扱う信号(情報)が全て電圧(もしくは電流)ではない事です。

電圧制御発振器から出てくる重要な情報は周波数だし、位相比較器は二つの信号の周波数や位相を比較して電圧に変換します。これらの種類が異なる情報を扱う上で重要なポイントは、”位相は周波数の時間積分”という基本的な法則をどう考えるかです。”位相は周波数の時間積分”とは・・・「１Ｈz周波数がずれた2つの信号の出力は、1秒後に1周期ずれ、2秒後には2周期、3秒後には・・・と時間と共にドンドンずれる」・・・ということなのですが、当たり前すぎてピンとこないと思います。

位相比較器が行っている事を周波数や位相を電圧に置き換えて考えてみます。

例えば、1MHz＝1V、１周期(360°)＝１Vと定義します。

1MHz周波数がずれている2つの信号間には1usec後に1周期分のずれが出る事になります。

つまり、”1Vずれた信号を入れた回路の出力が1usec後に1Vになるような回路”にすれば、位相比較が出来る事になります。

電子回路で上の回路は電流源とコンデンサで意外と簡単に作れます。

なので、電流をコンデンサに入力すると、時間で積分した結果が電圧として出てきます。回路は下のようになります。

f1とf2に入力した電圧(つまり周波数)差を時間で積分した結果がPoutに出てくるわけですが、差電圧が1V（つまり1MHz）の時、1usec後のPoutは1Vになるように、C0を1uFにしています。

入力に1Vと1.1Vを入力すると・・・

周波数に発生したずれを積分した結果がPoutとして出力されます。

この回路は電源などが無いので、入力に差電圧がある限り出力は無限大まで(計算機がオーバーフローするまで)上がります。

しかし、実際の回路では位相出力電圧は、三角関数やのこぎり波などの繰り返しの波形になります。これは、位相比較器には0°と360°の区別がつかないからです。

上の回路のE0(電圧依存電圧源)に関数を入れて、出力電圧を細工します。

回路ではうまく出来なかったので、ネットリストを直接いじりました（赤字のところです）

cc0 po1 0 1e-6

gg0 po1 0 f1 f2 1

ee0 pout 0 value=atan(tan(m_pi*v(po1)))/m_pi

余談ですが、CADも便利になって来ているのですが、簡単な変更ならテキストを直接いじったほうが断然早いです。

Poutにのこぎり波が出るようになります。

PLLは時間に関連する操作をする回路なので、結構理解しにくし、実回路のまま過渡解析をすると時間がかかる嫌な回路の部類に属しているのですが、ビヘイビアモデルを使うことで、解析時間も短くなるし、理解も簡単になると思います。

次回は、VCOをモデル化して、位相比較器を含めたPLL全体の動作を説明したいと思います。　（美斉津）