ディー・クルー・テクノロジーズ Blog

bookmark_border反射(1)

今回は“反射”について話してみたいと思います。

このネタは<インピーダンスマッチング>でもお話しましたが、そのときは感覚的な説明をさせてもらったので、今回は少し技術的に説明をしたいと思います。

インピーダンス整合とは?

“インピーダンス整合”とか“インピーダンスマッチング”と言う単語は高周波回路を設計した人なら一度は聞いたことがあると思います。整合とは“整い合う”なので、どことどこのインピーダンスが整うのかというと、信号源インピーダンスと伝送路の特性インピーダンスが同じであること、また、伝送路の特性インピーダンスと受信機の入力インピーダンス(終端抵抗とも言います)が同じであることを“インピーダンスが整合する”といいます。

伝送路の特性インピーダンスって何かという辺りから始めたいと思います。

伝送路の特性インピーダンスとは?

Wikipediaよれば、

『特性インピーダンスは、一様な伝送路を用いて電気エネルギーを伝達するときに伝送路上に発生する電圧と電流の比率。』

さらに、

『単位長さあたりのインダクタンスがLの電気伝導体と、単位長さあたりの静電容量がCの絶縁体を組み合わせた損失のない均一な伝送路の特性インピーダンスZ0は次式で表される。』

と書いてあります。簡単に言うと・・・

同軸やストリップラインはインダクタとコンデンサの組み合わせで出来ていて、その比率が特性インピーダンスになります。

特性インピーダンス50Ωの同軸にデジタルマルチメータを当てて抵抗を測定しても、どこにも50Ωは有りません(同軸の芯線の端と端を測定しても50Ωになりません)。

代表的な伝送路の特性インピーダンスを形状から求める計算式を下記にまとめました。

図1

なお、式の中のεrは比誘電率で使う材料で決まります。

インピーダンス50Ωの伝送路に信号を入れた時の波形

特性インピーダンスが(例えば)50Ωの伝送路に信号を入れると、どんな波形になるかを確認してみましょう。

図2

信号源V0は出力インピーダンスを可変できるように抵抗R1をつけています。伝送路T0~T3は中間の波形も観測できるように4分割にしました。

図3

信号源インピーダンスR1=50Ω、終端抵抗R0=50Ωの状態で、High幅が2nsecのパルス信号を入力した結果です。ストリップラインの特性インピーダンスZo=50Ωで、その長さは200cmです。(注意:長さが200cmのストリップラインに出会ったことはないですが、ここではオーバーに表現するために意図的に長くしました)

信号源V0から出力したパルスがR1を通過してストリップラインを伝播して、終端側端子Vout(青)には15nsecに波形が到達していることが分かります。

終端抵抗を外した時の変化

続いて終端抵抗R0を外して(R0=50GΩ)みましょう。

図4

終端抵抗が特性インピーダンスとずれたため反射が発生し、信号源側に反射波が伝播していきます。また終端抵抗がなくなった分、終端側の振幅Voutが2倍になっています。しかし、不思議なことにストリップラインの入力Vinやストリップラインの中を通過していく波形V1~V3に振幅は半分のままです。半分と成っているのが気になるので、信号源側の抵抗R1を50Ωからずらしてみましょう

抵抗とストリップラインが抵抗分割を形成する不思議

図5

上の図は信号源側の抵抗R1=40Ωとした結果です。ストリップライン入力電圧Vinが図 4より少し高くなっているのが分かるでしょうか? 信号源V0の出力Vsを抵抗R1とストリップラインが抵抗分割してVinを作っているのです。普通の抵抗とストリップラインは異質なものなのに、これらが抵抗分割の様に電圧を作っている事が私には驚きです。

信号源側の抵抗R1が特性インピーダンスと異なるので、反射波はふたたび抵抗R1で反射し、進行波としてストリップラインの中にはいって行きます。抵抗R1を40オームとした場合はGNDより下に進行波が発生します(図 5参照)が、抵抗R1を60Ωとした場合はGNDより上に進行波が発生します(図 6参照)

エネルギー減衰しない反射波により、電源電圧を超えた電圧が発生する

それでは、信号源側の抵抗R1=1Ω、終端抵抗R0=50Gの場合はどの様になるかと言うと・・・

図7

終端側のVoutには+6Vや-6Vが発生する事に成ります。電源電圧=3.3Vなのになぜ?

波は反射するとエネルギーが減衰しないので、いつまでも反射を繰り返します。その結果、電源電圧を超えた電圧やGND以下の電圧が発生することになります。

この端子にもしもLSIなどの最大定格が低いデバイスが繋がっていたら・・・LSIが壊れたと騒ぐこととに成ってしまいます。

次回も反射と格闘してみたいと思います。

bookmark_borderPLL (その4)

僕はPLLの特徴は”時間を扱う”ことだと思っています。

時間を扱うと言う事は・・・リミッタ(制限)が無いとも言えます。電圧や電流なら普通は電源が供給できる範囲を超えた状態にはならないので、上限/下限があります。しかし、時間には上限も下限もありませんし、制限をかけようも無いのです。

なので、周波数差や時間差などの時間を電圧に変換する位相比較器は、なにかタイムマシーンのような特別な回路の様に思えます。位相比較器の話は別に機会にすることにして、今回は”ジッタ”について触れてみたいと思います。

PLLを設計すると”ジッタ(Jitter)”と言う単語を必ず目にします。この単語の英語の意味は・・・”神経質に振る舞う、イライラする”です。ジッタはPLL回路の色々なトラブルの原因になる事が多いので、ジッタと聞くと神経質にもなるし、イライラもしますが、電気用語での意味は”時間軸の雑音”と考えて良いと思います。

例えば、1MHzの発振器は1usec毎に1周期を繰り返し正弦波やパルスを出力しますが、この周期が1.1usecに成ったり、0.95usecになったりと出力するたびに間隔が異なることが、ジッタです。ジッタは雑音なのでジッタが全く無い信号はこの世にはありえません・・・もしあるとすれば、世界標準時を決める原子時計のパルスはジッタが無い(と決めた)と言えます。

雑音が大きくなると問題が起きるのが世の常で、ジッタも大きくなると問題を引き起こします。

S/N設計をするのと同じように、ジッタもきちんと設計しないとトラブルが発生します。

PLLのジッタに関連する機能は、大きく分けて2つに分かれます。それは、

(1)ジッタの少ないクロックを広い周波数帯で出力する事(シンセサイザー)
(2)ジッタだらけのクロックをきれいなクロックにして出力する事(ジッタクリーナー)

の2点だと思います。まずは、(1)についてです。

実は、PLLに不可欠な電圧制御発振器(VCO)は大きなジッタ源なのです。

VCOの制御信号に雑音があれば、その雑音に応じて周波数が変化し、周波数が変化するということは周期が変わるのでジッタになります。制御信号に全く雑音が無くても発振器のトランジスタや抵抗などから様々な雑音が出ているので、これらが周波数に変換されてジッタになって出力されます。VCOの感度(電圧 => 周波数の変換効率)が高いほど出てくるジッタも多く、出来るだけ広い周波数範囲を一つのVCOでカバーしようとした時には、ジッタも多くなることを覚悟する必要があります。ジッタの大きな特徴は、ほっておくとどんどん増えるって事です。

例えば、周波数が1Hzずれた場合0.1sec後には36°ずれ、0.2sec後には72°位相がずれてしまいます。”周波数(差)を時間で積分すると位相(差)になる”ので、周波数がちょっとでもずれていると、時間経過と共に位相ずれ(つまりジッタ)が増加します。

VCOのジッタを減らすには、ジッタを検出して”正しい位置”に”すばやく”戻す必要があります。

“正しい位置”は基準信号としてPLLに入力されます。これに使うのが水晶を使ったVCXOです。

この発振器は水晶に電圧をかけて固有振動数を取り出しているため、非常に周波数が安定していてジッタが少ないです。しかし、周波数の可変範囲が狭いため色んな周波数では使えません。

このジッタの少ないVCXOを基準としてPLL回路を構成し、VCOのジッタを補正すれば、広い周波数範囲でジッタの少ない信号を取り出すことが出来るようになります。

“すばやく”戻すにはPLLの応答速度を早くする必要があります。

ジッタはほっておくとどんどん増えるので、低い周波数の方(周期が長いほど)その量が多い事になります。PLLの応答が間に合う周波数であれば、基準からずれた位相を基準に合わせる事ができるので、ジッタが無くなる事になります。

PLLの応答速度は、オープンループ特性(PLL(その2)を参照ください)の利得が0dBとなる周波数とほぼ同じになります。上の図では1MHzなので、1MHzより遅いジッタが修正できることになり、その分のジッタはVCO出力からは無くなる事になります。

次回は、ビヘイビアモデルを使って応答速度とジッタの量の関係を確認してみたいと思います。(美斉津)

bookmark_borderPLL (その3)

今回は「PLL(その3)」です。

前回はパーツ(位相比較器、VCO)をビヘイビアモデルでモデル化し、PLL全体の周波数特性や過渡解析の例を紹介しました。

今回は、PLL特有に問題(キャプチャーレンジなど)に振れたいと思います。

実験室で”PLLがロックしない”といった叫びを聴いたことがあるでしょうか?僕は何度も叫びました。

では、なぜPLLがロックできないかと言うとそれば「位相比較器に入力される2つに信号の周波数差にフィルタが応答できない」からです。

別の言葉で言うと、周波数差がキャプチャーレンジより大きいとPLLは引き込めなくなってしまいます。

PLLに関する文献は山ほどあるので、キャプチャーレンジの計算は文献にまかせて、PLLが引き込めていない時には何が起きているのかを今までのビヘイビアモデルを使って調べてみたいと思います。

前回のVCOとPLL回路を今回も使います。回路定数も前回と同じで先ずは、

.param r0=510 r1=10k c0=1n r2=1k c1=10pとします。

この回路定数だと位相余裕も十分だし、入力する周波数frを9,10,11MHzとした場合のどれでも1.5usec程度で引き込めている事が過渡解析で分かります。

では、フィルタ時定数を変更(注1)してゲイン特性が0dBとなる周波数を1桁遅くした時にどうなるか調べてみると・・・・

注1).param r0=510 r1=1k c0=100n r2=1k c1=100p

位相余裕などは十分取れているので問題は無いのですが、過渡解析は”PLLがロックしない”と叫んでいます!

フィルタの時定数を変更したことで、位相比較器のビート信号(差周波数で振動する)をVCOに伝達できず、VCO制御電圧が十分振れずにVCO出力周波数が目標周波数に到達できないために、PLLが引き込めなくなってしまっています。

PLLを使ってジッタを抑圧する時にはPLLの帯域は狭いほう都合がいいので、ゲイン特性が0dBとなる周波数をなるべく低く設定しようとします・・・・そして、上のように罠にはまってしまうのです。

あらゆる電子回路で使われているPLLですが、確実に動く設計をするにはAC解析だけでは不十分で、必ず過渡解析が必要になります。しかし実際の回路をそのまま過渡解析に使っていたら莫大な時間が必要になり、非現実的です。そんな時に便利なビヘイビアモデルを紹介しました。

次回はエミッタ接地やソース接地の増幅器についての予定です。(美斉津)